[發明專利]半導體存儲裝置

有效

• 申請號: 202011111626.1
• 申請日: 2020-10-16
• 公開（公告）號: CN112349720B
• 公開（公告）日: 2023-06-20
• 發明（設計）人: 童宇誠;賴惠先;詹益旺
• 申請（專利權）人: 福建省晉華集成電路有限公司
• 主分類號: H10B12/00
• 分類號: H10B12/00
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 霍文娟

本發明公開了一種半導體存儲裝置，包含一基底、多個有源區、多個第一導線以及至少一第一插塞。有源區相互平行地沿著第一方向延伸，第一導線橫跨有源區，其中，各該第一導線具有相對的第一端與第二端。該第一插塞設置在該第一導線的該第一端上，電連接該第一導線，其中，該第一插塞整體包覆該第一導線的該第一端，并直接接觸該第一端的頂面、側壁以及端面。如此，可增加該插塞與第一導線之間的接觸面積，降低該插塞的接觸電阻，進而提高該插塞與第一導線電連接的可靠度。

技術領域

本發明涉及半導體存儲領域，尤其是涉及一種半導體存儲裝置。

背景技術

隨著各種電子產品朝小型化發展之趨勢，動態隨機存儲器(dynamic?randomaccess?memory,DRAM)單元的設計也必須符合高集成度及高密度之要求。對于一具備凹入式閘極結構之DRAM單元而言，由于其可以在相同的半導體基底內獲得更長的載流子通道長度，以減少電容結構之漏電情形產生，因此在目前主流發展趨勢下，其已逐漸取代僅具備平面閘極結構之DRAM單元。

一般來說，具備凹入式閘極結構之DRAM單元會包含一晶體管組件與一電荷貯存裝置，以接收來自于位線及字線的電壓信號。然而，受限于工藝技術之故，現有具備凹入式閘極結構之DRAM單元仍存在有許多缺陷，還待進一步改良并有效提升相關存儲器組件之效能及可靠度。

發明內容

本發明之一目的在于提供一種半導體存儲裝置，該半導體存儲裝置的插塞系設置在位線或字線的兩相對端部上，并且整體包覆該位線或該字線的該端部。如此，該插塞可直接接觸該端部的頂面、側壁以及端面，可增加該插塞與該位線或是與該字線之間的接觸面積，降低該插塞的接觸電阻，進而提高該插塞與該位線或是與該字線電連接的可靠度。

為達上述目的，本發明之一實施例提供一種半導體存儲裝置，包含一基底、多個有源區、多個第一導線以及至少一第一插塞。所述有源區相互平行地沿著第一方向延伸，所述第一導線橫跨所述有源區，其中，各所述第一導線具有相對的第一端與第二端。所述第一插塞設置在所述第一導線的所述第一端上，電連接所述第一導線，其中，所述第一插塞整體包覆所述第一導線的所述第一端，并直接接觸所述第一端的頂面、側壁以及端面。

本發明的半導體存儲裝置系將插塞設置在導線(位線或字線等)的兩相對端部，并整體包覆該導線的端部。如此，該插塞至少可直接接觸該導線的該端部的頂面、側壁以及端面，增加該插塞與該導線之間的接觸面積，并降低該插塞的接觸電阻。再者，該導線的該端部還可選擇額外設置一突出部，進一步提高該插塞與該導線之間的接觸面積，其中，該突出部可具有各種形狀(直線狀、L狀、弧狀或者是掛勾狀)或尺寸的選擇。由此，本發明的半導體存儲裝置有助于提高插塞與導線間電性連接的可靠度。

可選地，所述第一插塞覆蓋在所述第一端的所述側壁的厚度小于所述第一插塞覆蓋在所述第一端的所述端面的厚度。

可選地，所述第一插塞覆蓋在所述第一端的所述側壁以及所述端面的部分在垂直于所述基底的方向上具有不同的深度。

可選地，所述第一插塞的不同側壁到所述第一端的不同表面的距離不同，所述第一插塞到所述第一端的距離越大的部分，在垂直于所述基底的方向上的深度越深。

可選地，所述第一插塞的底面低于所述第一導線的底面。

可選地，所述半導體存儲裝置還包含：多個第二導線，相互平行地沿著第一方向延伸并橫跨所述有源區，其中，各所述第二導線在垂直于所述第一方向的第二方向上與各所述第一導線依序交替排列，并且各所述第二導線具有相對的第一端與第二端；以及至少一第二插塞，設置在所述第二導線的所述第二端上，電連接所述第二導線，其中，所述第二插塞整體包覆所述第二導線的所述第二端。

可選地，所述第一導線的所述第一端以及所述第二導線的所述第一端在所述第二方向上彼此錯位。

可選地，所述第一插塞包含多個第一插塞，所述第一插塞交替地設置在所述第一導線的所述第一端上，且相互對位。