[發(fā)明專(zhuān)利]LDPC解碼器及其操作方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202011102696.0
• 申請(qǐng)日: 2020-10-15
• 公開(kāi)（公告）號(hào): CN113411086A
• 公開(kāi)（公告）日: 2021-09-17
• 發(fā)明（設(shè)計(jì)）人: 姜淳榮
• 申請(qǐng)（專(zhuān)利權(quán)）人: 愛(ài)思開(kāi)海力士有限公司
• 主分類(lèi)號(hào): H03M13/11
• 分類(lèi)號(hào): H03M13/11
• 代理公司: 北京市金杜律師事務(wù)所 11256
• 代理人: 董莘

本公開(kāi)的實(shí)施例涉及LDPC解碼器及其操作方法。一種低密度奇偶校驗(yàn)(LDPC)解碼器的操作方法，該操作方法包括：在最初將碼字更新到變量節(jié)點(diǎn)；確定多個(gè)變量節(jié)點(diǎn)組被更新的更新順序，該更新順序基于變量節(jié)點(diǎn)組中的每個(gè)變量節(jié)點(diǎn)組的可靠性而被確定；執(zhí)行局部迭代，直到所有變量節(jié)點(diǎn)組基于更新順序被更新為止，該局部迭代包括：與在變量節(jié)點(diǎn)組之中的選擇變量節(jié)點(diǎn)組相關(guān)聯(lián)的校驗(yàn)節(jié)點(diǎn)的更新，以及基于更新后的校驗(yàn)節(jié)點(diǎn)對(duì)選擇變量節(jié)點(diǎn)組的更新；基于更新后的變量節(jié)點(diǎn)和奇偶校驗(yàn)矩陣的運(yùn)算，執(zhí)行校正子校驗(yàn)以確定LDPC解碼是否成功。

相關(guān)申請(qǐng)的交叉引用

本申請(qǐng)要求于2020年3月17日提交的韓國(guó)專(zhuān)利申請(qǐng)第 10-2020-0032482的優(yōu)先權(quán)，其通過(guò)整體引用并入本文。

技術(shù)領(lǐng)域

各個(gè)實(shí)施例涉及一種低密度奇偶校驗(yàn)(LDPC)解碼器及其操作方法。

背景技術(shù)

通常，存在兩種類(lèi)型的半導(dǎo)體存儲(chǔ)器設(shè)備：易失性存儲(chǔ)器設(shè)備(諸如，動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)和靜態(tài)RAM(SRAM))；以及非易失性存儲(chǔ)器設(shè)備(諸如，只讀存儲(chǔ)器(ROM)、掩碼ROM(MROM)、可編程ROM(PROM)、可擦除PROM(EPROM)、電EPROM (EEPROM)、鐵磁RAM(FRAM)、相變RAM(PRAM)、磁RAM (MRAM)、電阻RAM(RRAM)和閃速存儲(chǔ)器)。

易失性存儲(chǔ)器設(shè)備在其電力被中斷時(shí)丟失其存儲(chǔ)的數(shù)據(jù)，而非易失性存儲(chǔ)器設(shè)備即使在沒(méi)有電力的情況下，也會(huì)保留其存儲(chǔ)的數(shù)據(jù)。非易失性閃速存儲(chǔ)器設(shè)備由于其高編程速度、低功耗和大數(shù)據(jù)存儲(chǔ)容量而被廣泛用作計(jì)算機(jī)系統(tǒng)中的存儲(chǔ)介質(zhì)。

在非易失性存儲(chǔ)器設(shè)備中，尤其是在閃速存儲(chǔ)器設(shè)備中，每個(gè)存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)取決于存儲(chǔ)器單元可以編程的比特?cái)?shù)。每單元存儲(chǔ)1比特?cái)?shù)據(jù)的存儲(chǔ)器單元被稱(chēng)為單比特單元或單級(jí)單元(SLC)。每單元存儲(chǔ)多比特?cái)?shù)據(jù)(即，2比特或更多比特?cái)?shù)據(jù))的存儲(chǔ)器單元被稱(chēng)為多比特單元、多級(jí)單元(MLC)或多狀態(tài)單元。MLC對(duì)于高度集成是有利的。然而，隨著在每個(gè)存儲(chǔ)器單元中所編程的比特?cái)?shù)增加，可靠性降低并且讀取失敗率增加。

例如，當(dāng)k個(gè)比特在存儲(chǔ)器單元中待被編程時(shí)，在存儲(chǔ)器單元中形成2^k個(gè)閾值電壓中的一個(gè)閾值電壓。由于存儲(chǔ)器單元的電特性之間的微小差異，針對(duì)相同數(shù)據(jù)而被編程的存儲(chǔ)器單元的閾值電壓形成閾值電壓分布。閾值電壓分布分別對(duì)應(yīng)于與k比特信息相對(duì)應(yīng)的2^k個(gè)數(shù)據(jù)值。

然而，可用于閾值電壓分布的電壓窗口是有限的。因此，隨著值 k增加，閾值電壓分布之間的距離減小，并且相鄰閾值電壓分布可能重疊。當(dāng)相鄰閾值電壓分布重疊時(shí)，讀取的數(shù)據(jù)可能包括錯(cuò)誤比特。

圖1圖示了示意性圖示3比特MLC(即，三級(jí)單元(TLC))非易失性存儲(chǔ)器設(shè)備的編程狀態(tài)和擦除狀態(tài)的閾值電壓分布。

圖2圖示了示意性圖示由于3比特MLC非易失性存儲(chǔ)器設(shè)備的特性劣化而導(dǎo)致的編程狀態(tài)和擦除狀態(tài)的閾值電壓分布。

在MLC非易失性存儲(chǔ)器設(shè)備(例如，能夠?qū)比特?cái)?shù)據(jù)存儲(chǔ)在單個(gè)存儲(chǔ)器單元中的MLC閃速存儲(chǔ)器設(shè)備)中，存儲(chǔ)器單元可以具有2^k種閾值電壓分布中的一種閾值電壓分布。例如，3比特MLC具有8種閾值電壓分布中的一種閾值電壓分布。

由于存儲(chǔ)器單元之間的特性差異，針對(duì)相同數(shù)據(jù)而被編程的存儲(chǔ)器單元的閾值電壓形成閾值電壓分布。在3比特MLC非易失性存儲(chǔ)器設(shè)備中，如在圖1中所圖示的，閾值電壓分布與包括7種編程狀態(tài)‘P1’至‘P7’和擦除狀態(tài)‘E’的數(shù)據(jù)狀態(tài)對(duì)應(yīng)地形成。圖1示出了閾值電壓分布不重疊并且在其間具有充分的讀取電壓裕度的理想情況。參照?qǐng)D2的閃速存儲(chǔ)器示例，存儲(chǔ)器單元可能經(jīng)歷電荷損失，其中，隨著時(shí)間的流逝，在浮柵或隧道氧化膜處捕獲到的電子被放電。當(dāng)隧道氧化物膜由于迭代編程和擦除操作而劣化時(shí)，這種電荷損失會(huì)加速。電荷損失導(dǎo)致存儲(chǔ)器單元的閾值電壓降低。例如，如在圖2中所圖示的，可能由于電荷損失而使閾值電壓分布向左移位。