[發明專利]半導體器件結構和制備方法

在審

• 申請號: 202011102126.1
• 申請日: 2020-10-15
• 公開（公告）號: CN112366179A
• 公開（公告）日: 2021-02-12
• 發明（設計）人: 唐逢杰
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092;H01L27/11524;H01L27/11551;H01L27/1157;H01L27/11578;H01L27/24
• 代理公司: 北京漢之知識產權代理事務所(普通合伙) 11479
• 代理人: 高園園

本發明提供了一種半導體器件結構和制備方法，制備方法包括如下步驟：提供表面形成有柵氧層的半導體襯底；在所述柵氧層上方形成圖形化的柵極層和覆蓋于所述柵極層頂部的阻擋層；對所述半導體襯底進行第一離子注入，在所述半導體襯底中形成第一摻雜區，所述阻擋層配置為在所述第一離子注入的過程中阻擋離子進入所述半導體襯底在所述柵極層下方的區域。本發明通過在柵極層頂部引入離子注入的阻擋層，在半導體制程特征尺寸減小、柵極層較薄的情況下，確保了高能離子注入時的離子不會注入柵極層下方的溝道區中；此外，本發明也在同一器件結構中有效整合了高壓器件區和低壓器件區。

技術領域

本發明涉及半導體集成電路制造領域，特別是涉及一種半導體器件結構和制備方法。

背景技術

為了提高相變存儲器(PCRAM)以及3D NAND等集成電路器件的性能，晶圓單位面積上的器件數量不斷增加，半導體制程的特征尺寸不斷減小，半導體器件中柵極多晶硅層的線寬和厚度也隨之減小；根據器件設計要求，在同一器件中還需要同時整合高壓(HV)器件和低壓(LV)器件。

目前，在具有高壓(HV)器件區域的MOS電路中，高壓低摻雜漏區(HV LDD區)一般通過離子注入形成。在進行高壓低摻雜漏區離子注入時以高壓區域的柵極多晶硅層作為離子注入阻擋層，以實現高壓低摻雜漏離子注入的自對準工藝。

然而，由于柵極多晶硅層的厚度隨著特征尺寸的減小而不斷減薄，在先進MOS工藝中，厚度較薄的柵極多晶硅層已無法勝任離子注入阻擋層的角色，在高能量的高壓低摻雜漏離子注入時，高能離子將穿過柵極多晶硅層，進入下方的柵氧層及溝道區中，從而影響器件性能。此外，如何在同一器件結構中同時有效整合高壓(HV)和低壓(LV)器件區也是相關器件設計的迫切需求。

因此，有必要提出一種新的半導體器件結構和制備方法，解決上述問題。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種半導體器件結構和制備方法，用于解決現有技術中較薄的柵極多晶硅層無法有效阻擋高能離子注入進入溝道區的問題。

為實現上述目的及其它相關目的，本發明提供了一種半導體器件結構的制備方法，其特征在于，包括以下步驟：

提供表面形成有柵氧層的半導體襯底；

在所述柵氧層上方形成圖形化的柵極層和覆蓋于所述柵極層頂部的阻擋層；

對所述半導體襯底進行第一離子注入，在所述半導體襯底中形成第一摻雜區，所述阻擋層配置為在所述第一離子注入的過程中阻擋離子進入所述半導體襯底在所述柵極層下方的區域。

作為本發明的一種可選方案，所述柵極層包括多晶硅層，所述阻擋層包括氮化硅層。

作為本發明的一種可選方案，形成所述柵極層和所述阻擋層的過程包括如下步驟：

在所述半導體襯底上方依次沉積柵極材料層和阻擋材料層；

通過光刻工藝在所述阻擋材料層上方形成圖形化的光刻膠層；

以所述光刻膠層作為刻蝕掩膜，通過干法刻蝕工藝形成圖形化的所述柵極層和所述阻擋層。

作為本發明的一種可選方案，在所述阻擋材料層和所述光刻膠層之間還形成有無定型碳層和抗反射層；所述柵極層和所述阻擋層之間還形成有應力緩沖層。

作為本發明的一種可選方案，在所述第一離子注入后，還包括對所述第一摻雜區進行退火工藝的過程。