[發(fā)明專利]一種基于FPGA的IP核模塊調試系統(tǒng)

有效

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• 申請日: 2020-10-14
• 公開（公告）號: CN112255534B
• 公開（公告）日: 2023-03-24
• 發(fā)明（設計）人: 李巖;趙斌;劉慧婕;仇旭東
• 申請（專利權）人: 天津津航計算技術研究所
• 主分類號: G01R31/3185
• 分類號: G01R31/3185;G01R31/317
• 代理公司: 中國兵器工業(yè)集團公司專利中心 11011
• 代理人: 辛海明

1.一種基于FPGA的IP核模塊調試系統(tǒng)，其特征在于，所述系統(tǒng)包括：輔助調試單元和數(shù)據(jù)存儲單元，所述輔助調試單元包括模式切換模塊、自定義捕捉模塊、數(shù)據(jù)存儲模塊和數(shù)據(jù)加載模塊，所述數(shù)據(jù)存儲單元包括IP核寄存器及緩沖區(qū)的數(shù)據(jù)存儲區(qū)域、調試模式寄存器及緩沖區(qū)預置數(shù)值區(qū)域和自定義捕捉條件區(qū)域，待測IP核包括所述輔助調試單元、寄存器單元和用于緩存數(shù)據(jù)的緩沖區(qū)單元；

所述模式切換模塊用于使待測IP核在正常運行模式和調試模式中切換；

所述數(shù)據(jù)加載模塊負責將所述數(shù)據(jù)存儲單元中調試模式寄存器及緩沖區(qū)預置數(shù)值區(qū)域和自定義捕捉條件區(qū)域中的預置信息分別加載到IP核寄存器單元和IP核緩沖區(qū)單元及所述自定義捕捉模塊中；

所述數(shù)據(jù)存儲模塊負責將IP核寄存器單元、IP核緩沖區(qū)單元中的數(shù)據(jù)存儲到所述數(shù)據(jù)存儲單元中的IP核寄存器及緩沖區(qū)的數(shù)據(jù)存儲區(qū)域，且其何時存儲受所述自定義捕捉模塊的控制；

所述自定義捕捉模塊加載自定義捕捉條件。

2.如權利要求1所述的基于FPGA的IP核模塊調試系統(tǒng)，其特征在于，所述數(shù)據(jù)存儲單元為DDR。

3.如權利要求1所述的基于FPGA的IP核模塊調試系統(tǒng)，其特征在于，在調試模式下，用戶將配置信息存儲在所述數(shù)據(jù)存儲單元中。

4.如權利要求1所述的基于FPGA的IP核模塊調試系統(tǒng)，其特征在于，所述數(shù)據(jù)加載模塊存放了IP核寄存器及緩沖區(qū)的數(shù)據(jù)存儲區(qū)域、自定義捕捉條件區(qū)域在所述數(shù)據(jù)存儲單元中的起始地址。

5.如權利要求1所述的基于FPGA的IP核模塊調試系統(tǒng)，其特征在于，所述數(shù)據(jù)存儲模塊保存了所述數(shù)據(jù)存儲單元中IP核寄存器及緩沖區(qū)的數(shù)據(jù)存儲區(qū)域的起始地址。

6.如權利要求1所述的基于FPGA的IP核模塊調試系統(tǒng)，其特征在于，自定義捕捉條件通過IP核寄存器、緩沖區(qū)的特定數(shù)值組合來確定。

7.如權利要求1所述的基于FPGA的IP核模塊調試系統(tǒng)，其特征在于，自定義捕捉條件能設置捕捉持續(xù)的周期數(shù)。

8.如權利要求1所述的基于FPGA的IP核模塊調試系統(tǒng)，其特征在于，所述系統(tǒng)還包括DMA控制單元，所述DMA控制單元連接到所述輔助調試單元和所述數(shù)據(jù)存儲單元。

9.如權利要求1-8任一項所述的基于FPGA的IP核模塊調試系統(tǒng)，其特征在于，調試模式包括：一是IP核中的寄存器與緩沖區(qū)單元中信息向所述數(shù)據(jù)存儲單元的存儲，二是將所述數(shù)據(jù)存儲單元中的信息加載到IP核的寄存器或緩沖區(qū)中，三是將自定義捕捉條件加載到輔助調試單元的自定義捕捉模塊中。