[發(fā)明專利]一種雙核多外設(shè)SoC的標(biāo)準(zhǔn)綜合控制單元有效
| 申請(qǐng)?zhí)枺?/td> | 202011099118.6 | 申請(qǐng)日： | 2020-10-14 |
| 公開（公告）號(hào)： | CN112230578B | 公開（公告）日： | 2022-04-19 |
| 發(fā)明（設(shè)計(jì)）人： | 趙亞玲;劉星 | 申請(qǐng)（專利權(quán)）人： | 西安微電子技術(shù)研究所 |
| 主分類號(hào)： | G05B19/042 | 分類號(hào)： | G05B19/042 |
| 代理公司： | 西安通大專利代理有限責(zé)任公司 61200 | 代理人： | 房鑫 |
| 地址： | 710065 陜西*** | 國(guó)省代碼： | 陜西;61 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 雙核多 外設(shè) soc 標(biāo)準(zhǔn) 綜合 控制 單元 | ||
1.一種雙核多外設(shè)SoC的標(biāo)準(zhǔn)綜合控制單元，其特征在于：包括處理器核均為DSP的主SoC與從SoC，主SoC與從SoC之間通過LINK、UART以及HPI通道互聯(lián)，主SoC與從SoC分別連接各自的供電模塊以及存儲(chǔ)模塊；主SoC與從SoC通過時(shí)鐘、復(fù)位電路連接FPGA，主SoC與FPGA之間設(shè)置address bus、data bus、control bus、URAT、1553B以及PWM，從SoC與FPGA之間設(shè)置address bus、data bus、control bus、URAT以及PWM；FPGA連接FPGA供電模塊，F(xiàn)PGA通過若干路IO連接其它標(biāo)準(zhǔn)化接口模塊，其它標(biāo)準(zhǔn)化接口模塊與對(duì)外接插件之間交互接口信號(hào)，對(duì)外接插件為控制單元輸入二次電源；LINK的鏈路口采用LVDS電路，每個(gè)鏈路口都有一個(gè)接收通道和發(fā)送通道，最大支持4位模式；LinkPort在1x模式下傳輸速率能夠達(dá)到200Mbps，4x模式傳輸速率能夠達(dá)到0.8Gbps；標(biāo)準(zhǔn)綜合控制單元采用3.3V、29.4912MHz 的JZPB-28為UART晶振的16路RS-422通訊提供時(shí)鐘，通過對(duì)波特率選擇寄存器的配置，實(shí)現(xiàn)RS-422總線多種波特率配置不同波特率；29.4912MHz時(shí)鐘也經(jīng)過時(shí)鐘緩沖器產(chǎn)生CLK14M1、CLK14M2以及CLK14M3分別給主SoC、從SoC以及FPGA提供時(shí)鐘輸入；時(shí)鐘緩沖器選用CYPRESS公司的CY2308SXI-1H；FPGA能實(shí)現(xiàn)時(shí)鐘與復(fù)位、中斷分配、譯碼邏輯、異步串行通訊、外部定時(shí)器、時(shí)鐘同步控制、AD采集、溫度傳感器控制、CAN通訊、高精度AD控制、輸入輸出開關(guān)量控制以及DA控制功能；主SoC與從SoC均采用LCDSP0102，處理器核為C6713浮點(diǎn)DSP；FPGA采用XC3S1400AN芯片。
2.根據(jù)權(quán)利要求1所述雙核多外設(shè)SoC的標(biāo)準(zhǔn)綜合控制單元，其特征在于：LCDSP0102的HD[4:3]引腳控制處理器引導(dǎo)模式切換，其中00表示CE1 32bit主機(jī)口/仿真器引導(dǎo)；01表示CE1 8bit異步外部ROM引導(dǎo)；10表示CE1 16bit異步外部ROM引導(dǎo)；11表示CE1 32bit異步外部ROM引導(dǎo)；存儲(chǔ)模塊包括SDRAM和FLASH，SDRAM采用IS42S32800D-7TLI，存儲(chǔ)容量為8M×32bit，最高工作頻率143MHz，工作電源3.3V，能夠與LCDSP0102的EMIF接口無縫連接；FLASH選用SPANSION公司的S29GL256P-10TFI010，單片容量為16M×16bit，能夠通過FPGA對(duì)其實(shí)現(xiàn)寫保護(hù)功能，只有在特定條件下才允許對(duì)其進(jìn)行擦寫操作，在瞬間斷電、程序指針異常情況下，F(xiàn)LASH內(nèi)容不會(huì)被破壞，同時(shí)該FLASH可進(jìn)行分區(qū)擦除。
3.根據(jù)權(quán)利要求1所述雙核多外設(shè)SoC的標(biāo)準(zhǔn)綜合控制單元，其特征在于：主SoC與從SoC的供電模塊以及FPGA供電模塊采用TPS70345PWP電源管理芯片，TPS70345PWP電源管理芯片采用5V供電，通過TPS70345PWP電源管理芯片提供3組3.3V與1.2V。
4.根據(jù)權(quán)利要求1所述雙核多外設(shè)SoC的標(biāo)準(zhǔn)綜合控制單元，其特征在于：標(biāo)準(zhǔn)綜合控制單元采用40MHz的微小封裝溫補(bǔ)晶振G ZWC28-H-40-V3-A7-D-B6-N作為系統(tǒng)晶振，頻率穩(wěn)定度為0.2×10-5，主頻最大能配置為200MHz，經(jīng)過時(shí)鐘緩沖器后產(chǎn)生CLK40M1、CLK40M2和CLK40M3分別給主SOC、從SOC以及FPGA提供時(shí)鐘輸入源，所述的時(shí)鐘緩沖器選用CYPRESS公司的CY2308SXI-1H，其負(fù)載能力最大能夠達(dá)30pF。
5.根據(jù)權(quán)利要求4所述雙核多外設(shè)SoC的標(biāo)準(zhǔn)綜合控制單元，其特征在于：通過鎖相環(huán)電路對(duì)輸入的40MHz時(shí)鐘進(jìn)行倍頻，產(chǎn)生主SoC與從SoC處理器核的所需的工作時(shí)鐘。
6.根據(jù)權(quán)利要求1所述雙核多外設(shè)SoC的標(biāo)準(zhǔn)綜合控制單元，其特征在于：URAT具有獨(dú)立的8路異步串行通訊模塊，采用全雙工工作方式；8路可獨(dú)立并行工作，8路通訊與CPU工作并行；8路都帶有一個(gè)通訊用的FIFO，容量為4k×8bit，發(fā)送和接收各為2k×8bit；通訊數(shù)據(jù)格式能通過軟件設(shè)置，默認(rèn)條件下為一個(gè)起始位、八位數(shù)據(jù)位、無校驗(yàn)、一個(gè)停止位；通訊波特率能通過軟件設(shè)置，典型的波特率為38.4Kbps、76.8Kbps、115.2Kbps、614.4Kbps；最高波特率1Mbps；具有相應(yīng)的通訊發(fā)送和接收的握手標(biāo)志；通訊接收錯(cuò)誤、發(fā)送FIFO變空以及接收FIFO達(dá)到閾值都會(huì)產(chǎn)生中斷，并能夠通過軟件查詢內(nèi)部的中斷標(biāo)志寄存器獲得中斷源信息；能夠和通用的異步串行通訊控制器進(jìn)行正常的通訊；能夠在數(shù)據(jù)鏈路層之上增加應(yīng)用協(xié)議層，根據(jù)應(yīng)用的不同，解決不同幀頭、幀尾識(shí)別，不同校驗(yàn)和的生成和識(shí)別的問題。
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