[發明專利]從低階MUX設計衍生出高階MUX的電路架構

在審

• 申請號: 202011096105.3
• 申請日: 2020-10-14
• 公開（公告）號: CN112735506A
• 公開（公告）日: 2021-04-30
• 發明（設計）人: 拉雷特·古普塔;尼古拉斯·克拉里努斯·約翰內斯·萬溫克爾霍夫;埃爾·麥迪·布雅馬;鄭波;法赫爾丁·阿里·博赫拉;西里爾·尼古拉·德雷;阿希什·巴德瓦杰;杜吉什·庫瑪·杜貝
• 申請（專利權）人: ARM有限公司
• 主分類號: G11C29/12
• 分類號: G11C29/12;G11C7/22;H03K17/51
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 羅松梅

1.一種存儲器電路，包括：

以多個列和多個行布置的存儲器單元陣列；

第一單元，具有與第一組多個列相對應的第一對多路復用器、第一讀出放大器和第一寫入驅動器；

第二單元，具有與第二組多個列相對應的第二對多路復用器、第二讀出放大器和第二寫入驅動器；

寫入使能信號，被配置成使能所述第一寫入驅動器和所述第二寫入驅動器中的一個寫入驅動器；以及

讀取使能信號，被配置成使能所述第一讀出放大器和所述第二讀出放大器中的一個讀出放大器。

2.根據權利要求1所述的存儲器電路，還包括：

輸入信號，耦合到所述第一寫入驅動器和所述第二寫入驅動器，其中在寫入操作期間，所述輸入信號連接到來自所述第一組多個列和所述第二組多個列的所述多個列中的一列。

3.根據權利要求1所述的存儲器電路，還包括：

輸出信號，耦合到所述第一讀出放大器和所述第二讀出放大器，其中在讀取操作期間，所述輸出信號連接到來自所述第一組多個列和所述第二組多個列的所述多個列中的一列。

4.根據權利要求1所述的存儲器電路，其中所述第一對多路復用器和所述第二對多路復用器中的每一個多路復用器是32：1多路復用器。

5.根據權利要求4所述的存儲器電路，其中所述第一組多個列和所述第二組多個列對應于64個位線和64個源極線。

6.根據權利要求2所述的存儲器電路，還包括：

由所述第一對多路復用器和所述第二對多路復用器接收的選擇信號，其中所述選擇信號對應于所述第一對多路復用器和所述第二對多路復用器中的每一個多路復用器中的不同列。

7.根據權利要求6所述的存儲器電路，其中所述寫入使能信號在所述寫入操作期間使能所述第一寫入驅動器，并且將從所述輸入信號傳遞的值寫入特定的存儲器單元，其中所述特定的存儲器單元對應于所述第一組多個列。

8.一種存儲器電路，包括：

存儲器陣列，具有以多個行和多個列布置的多個存儲器單元；

行選擇器，被配置成識別與特定存儲器單元相關聯的選定行；

列選擇器，被配置成識別與所述特定存儲器單元相關聯的選定列，其中所述列選擇器包括：

多個多路復用器，每個多路復用器對應于所述多個列的子集；

使能信號，用于一次切換所述多個多路復用器中的一個多路復用器；以及

選擇信號，用于從與由所述使能信號使能的所述多個多路復用器中的所述一個多路復用器相對應的所述多個列的子集中選擇一列。

9.根據權利要求8所述的存儲器電路，其中所述使能信號包括用于寫入操作的寫入使能信號和用于讀取操作的讀取使能信號。

10.根據權利要求9所述的存儲器電路，其中所述多個多路復用器的輸入端口耦合在一起以在所述寫入操作期間接收一個輸入數據。

11.根據權利要求9所述的存儲器電路，其中所述多個多路復用器的輸出端口耦合在一起以在所述讀取操作期間生成一個輸出數據。

12.根據權利要求9所述的存儲器電路，其中所述多個多路復用器由四個數量的4：1多路復用器組成，并且其中所述多個列是16。

13.根據權利要求12所述的存儲器電路，其中所述選擇信號包括2位，并且所述使能信號包括4位。

14.根據權利要求12所述的存儲器電路，其中所述使能信號使得使能所述多個多路復用器中的一個并禁用所述多個多路復用器中的其余多路復用器。