[發明專利]一種適用于多種數據帶寬的加密模塊

有效

• 申請號: 202011092962.6
• 申請日: 2020-10-13
• 公開（公告）號: CN112214795B
• 公開（公告）日: 2022-08-16
• 發明（設計）人: 付彥淇;魯毅;何全
• 申請（專利權）人: 天津津航計算技術研究所
• 主分類號: G06F21/62
• 分類號: G06F21/62;G06F21/78
• 代理公司: 中國兵器工業集團公司專利中心 11011
• 代理人: 王雪芬

本發明涉及一種適用于多種數據帶寬的加密模塊，屬于數字芯片設計技術領域。本發明設計的加密模塊通過配置接口、總線接口、控制單元、FIFO存儲器、數據寄存器、加解密算法單元等單元的協同工作，支持高速、低速兩條獨立的加密通道；支持加密數據的DMA功能，減少處理器負載；支持處理器配置的單次加解密功能，提供更多的低速數據的加解密方式選擇；支持部分單元可裁剪，根據具體應用場景降低加密模塊使用資源。本發明的加密模塊可適用多種數據帶寬的數據加解密，并支持可裁剪處理，從而增強加密模塊的功能適應性，提高數字芯片的設計效率。

技術領域

本發明屬于數字芯片設計技術領域，具體涉及一種適用于多種數據帶寬的加密模塊。

背景技術

數據加密是數字芯片設計中的常用功能，隨著數字芯片的結構與功能越來越復雜，支持的外設接口種類也越來越多，比如高速的PCI-E、SATA接口，低速的UART、IIC等接口，不同速度的外設接口對數據加密功能的帶寬適應性提出了更高的要求。

發明內容

(一)要解決的技術問題

本發明要解決的技術問題是：如何設計一種適用于多種數據帶寬的加密模塊結構，支持對多種速率的數據進行加解密處理。

(二)技術方案

為了解決上述技術問題，本發明提供了一種適用于多種數據帶寬的加密模塊，包括配置接口、總線接口、控制單元、FIFO存儲器、數據寄存器、加解密算法單元；

其中，所述配置接口連接外部的處理器，用于接收配置信息；

所述總線接口分為從設備接口與主設備接口，從設備接口連接外部的主設備或處理器，用于傳輸加解密數據或者接收配置信息，主設備接口連接外部的總線矩陣或存儲器，用于傳輸加解密數據，實現加解密數據的DMA功能；

所述控制單元連接加密模塊的全部單元，用于配置管理加密模塊，其中配置信息由配置接口與從設備接口傳入；

所述FIFO存儲器連接從設備接口與加解密算法單元，用于緩存預設高速接口數據；

所述數據寄存器連接從設備接口與加解密算法單元，用于緩存預設低速接口數據；

所述加解密算法單元連接FIFO存儲器、數據寄存器與主設備接口，用于實現加解密邏輯運算，內置的第一算法核心與第二算法核心邏輯相同。

優選地，當利用所述加密模塊實現的高速數據加解密流程、低速數據加解密流程中存在不使用的流程時，可裁剪其對應的數據通道單元。

優選地，當高速數據加解密流程與低速數據加解密流程不同時應用時，可裁剪加解密算法單元中的第二算法核心，使用第二算法核心的流程均可由第一算法核心代替。

優選地，當高速數據加解密流程與低速數據加解密流程不同時應用時，可裁剪數據寄存器，使用數據寄存器的流程均可由FIFO存儲器代替。

優選地，當配置接口與從設備接口使用完全相同的總線配置時，可裁剪配置接口。

本發明還提供了一種所述的加密模塊的工作方法，包括高速數據加解密流程：

數據通道由從設備接口、FIFO存儲器、加解密算法單元的第一算法核心、主設備接口構成；加密流程為：首先由控制單元接收處理器配置信息，完成加密流程的配置管理，待加密數據由從設備接口接收，存儲至FIFO存儲器，當數據量達到算法運算要求時，數據進入加解密算法單元的第一算法核心進行加密邏輯運算，待運算完成后由主設備接口傳輸至已配置的目的地；解密流程為：首先由控制單元接收處理器配置信息或從設備接口的讀請求，完成解密流程的配置管理，待解密數據由主設備接口讀取，存儲至加解密算法單元的第一算法核心，當數據量達到算法運算要求時，數據進行解密邏輯運算，運算完成后存儲至FIFO存儲器，之后由從設備接口讀取。