[發(fā)明專利]PCIE_DMA數(shù)據(jù)傳輸裝置和方法及系統(tǒng)

在審

• 申請?zhí)枺?/td>: 202011063899.3
• 申請日: 2020-09-30
• 公開（公告）號: CN112181890A
• 公開（公告）日: 2021-01-05
• 發(fā)明（設(shè)計）人: 徐言茂;范策
• 申請（專利權(quán)）人: 北京銳馬視訊科技有限公司
• 主分類號: G06F13/42
• 分類號: G06F13/42;G06F13/28
• 代理公司: 北京市鼎立東審知識產(chǎn)權(quán)代理有限公司 11751
• 代理人: 朱慧娟;劉瑛

1.一種PCIE_DMA數(shù)據(jù)傳輸裝置，其特征在于，包括：FPGA模塊；

所述FPGA模塊內(nèi)設(shè)置有PCIE硬核，并通過PCIE接口與主機通信連接；

其中，所述FPGA模塊配置有DMA傳輸模塊，所述DMA傳輸模塊包括接收子模塊、發(fā)送子模塊和通道混合子模塊；

所述通道混合子模塊與用戶層邏輯接口之間設(shè)置有用于傳輸數(shù)據(jù)的DMA通道；

其中，所述接收子模塊被配置為接收由所述FPGA模塊內(nèi)所配置的PCIE硬核輸出的數(shù)據(jù)，并將所述PCIE硬核輸出的數(shù)據(jù)進行處理后傳輸至所述通道混合子模塊；

所述通道混合子模塊，被配置為獲取所述接收子模塊傳輸?shù)臄?shù)據(jù)，并將由所述接收子模塊傳輸?shù)臄?shù)據(jù)分配至相應(yīng)的所述DMA通道，由所述DMA通道進行數(shù)據(jù)的傳輸；

所述通道混合子模塊，還被配置為接收各所述DMA通道傳輸?shù)臄?shù)據(jù)，并將各所述DMA通道傳輸?shù)臄?shù)據(jù)進行整合后發(fā)送至所述發(fā)送子模塊；

所述發(fā)送子模塊，被配置為接收所述通道混合子模塊傳輸?shù)臄?shù)據(jù)，并將所述通道混合子模塊傳輸?shù)臄?shù)據(jù)發(fā)送至所述PCIE硬核，由所述PCIE硬核進行數(shù)據(jù)的傳輸。

2.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述PCIE硬核與所述DMA傳輸模塊之間設(shè)置有用于表征所述PCIE硬核輸出的工作狀態(tài)的配置接口。

3.根據(jù)權(quán)利要求2所述的裝置，其特征在于，所述配置接口為CONFIG數(shù)據(jù)接口。

4.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述發(fā)送子模塊包括AXIS發(fā)送接口，所述接收子模塊包括AXIS接收接口。

5.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述通道混合子模塊包括TLP包翻譯模塊、TLP包解析模塊、寄存器接收模塊、寄存器發(fā)送模塊、內(nèi)部RAM模塊、用戶外部邏輯狀態(tài)接口模塊、DMA數(shù)據(jù)接收模塊、DMA數(shù)據(jù)發(fā)送模塊和DMA中斷生成模塊；

所述TLP包翻譯模塊，用于對所述PCIE硬核輸出和輸入的數(shù)據(jù)進行TLP包翻譯；

所述TLP包解析模塊，用于將所述TLP包翻譯模塊處理后的數(shù)據(jù)進行解析，輸出多路數(shù)據(jù)信號；

所述寄存器接收模塊和所述寄存器發(fā)送模塊，用于分別實現(xiàn)所述PCIE硬核的BAR寄存器空間的寫操作和讀操作；

所述內(nèi)部RAM模塊，用于存儲所述BAR寄存器的數(shù)據(jù)；

所述用戶外部邏輯狀態(tài)接口模塊，用于將所述FPGA模塊的狀態(tài)通過所述PCIE硬核傳輸至所述主機；

所述用戶外部邏輯狀態(tài)接口模塊，還用于讀取所述主機下發(fā)的狀態(tài)；

所述DMA數(shù)據(jù)接收模塊，用于接收所述主機下傳的DMA數(shù)據(jù)，并將所述DMA數(shù)據(jù)存儲到DMA接收FIFO；

所述DMA數(shù)據(jù)發(fā)送模塊，用于接收所述用戶層邏輯接口發(fā)送的DMA數(shù)據(jù)，并將接收到的所述DMA數(shù)據(jù)存儲至DMA發(fā)送FIFO；

所述DMA中斷生成模塊，用于在DMA傳輸過程中，通過中斷將數(shù)據(jù)的當(dāng)前傳輸位置通知所述主機的驅(qū)動層。

6.一種PCIE_DMA數(shù)據(jù)傳輸方法，其特征在于，基于權(quán)利要求1至5任一項所述的PCIE_DMA數(shù)據(jù)傳輸裝置實現(xiàn)，包括讀數(shù)據(jù)操作；

其中，所述讀數(shù)據(jù)操作，包括：

在觸發(fā)讀數(shù)據(jù)操作指令時，所述FPGA模塊讀取所述讀操作指令對應(yīng)的讀信號，根據(jù)所述讀信號的信號類型確定讀取數(shù)據(jù)長度，并將所述讀取數(shù)據(jù)長度發(fā)送至主機，由主機接收到所述讀取數(shù)據(jù)長度后，生成DMA傳輸?shù)刂锋湵恚⑺鯠MA傳輸?shù)刂锋湵戆l(fā)送至所述FPGA模塊；

所述FPGA模塊接收所述DMA傳輸?shù)刂锋湵恚鶕?jù)所述DMA傳輸?shù)刂锋湵碇械牡刂罚ㄟ^DMA方式將數(shù)據(jù)存儲至相應(yīng)的驅(qū)動程序地址中直至所有數(shù)據(jù)全部存儲完成。

7.根據(jù)權(quán)利要求6所述的方法，其特征在于，所述讀操作還包括：

所述FPGA模塊在將對應(yīng)的所有數(shù)據(jù)均存儲至所述驅(qū)動程序地址中后，發(fā)送數(shù)據(jù)傳輸完成指令至所述主機，由所述主機接收到所述數(shù)據(jù)傳輸完成指令后，將所述驅(qū)動程序地址中的所有數(shù)據(jù)返回至用戶層。