[發明專利]一種多庫內存的數據存儲、讀取方法及系統

有效

• 申請號: 202011063236.1
• 申請日: 2020-09-30
• 公開（公告）號: CN111930319B
• 公開（公告）日: 2021-09-03
• 發明（設計）人: 李程;張振;歐陽鵬
• 申請（專利權）人: 北京清微智能科技有限公司
• 主分類號: G06F3/06
• 分類號: G06F3/06
• 代理公司: 北京索睿邦知識產權代理有限公司 11679
• 代理人: 李根

本發明提供了一種多庫內存的數據存儲方法，包括：獲取每個運算數據的當前存儲庫取。通過貪心算法，獲取沖突最少且填充元素最少時，對應的設定變換向量作為當前變換向量。根據當前變換向量生成每個當前存儲庫的當前內存庫號。獲取對應的內部偏移地址。將運算數據根據當前內存庫號與內部偏移地址，存儲到多個存儲庫中。本發明的目的是提供一種多庫內存的數據存儲方法，其通過線性轉換的方法將元素以恰當的方法分散在不同的內存庫中，并通過子任務切割的方式將應用劃分為多個小任務，大幅降低了應用對內存資源的需求。同時，本發明還提供了一種多庫內存的數據讀取方法及種多庫內存的數據存儲系統。

技術領域

本發明數據存儲及內存管理領域。本發明具體涉及一種多庫內存的數據存儲方法及系統。

背景技術

作為領域專用加速器的一種有前途的選擇，粗粒度可重構體系結構（以下簡稱CGRA）因為具有接近ASIC的能源效率以及較高的軟件可編程性引起了越來越多的關注。CGRA通常由主控制器(通常是CPU)，PE陣列，主存儲器和本地存儲器(一般是多庫內存結構)組成，如圖1所示（圖1中host controller 主控制器context memory 指令存儲器datamemory 數據存儲器PEA shared memory （SM） 局部數據存儲器Parallel-access databus 并行訪問數據總線PEA Global Regfile 全局寄存器堆output register 輸出寄存器local regfile 局部寄存器堆context buffer 指令緩存Multi-bank PEA shared memory多內存庫局部數據存儲器）。CGRA計算系統的執行流程如下：首先，主控制器初始化CGRA指令和輸入數據并存儲至主存儲器中。

在CGRA加速應用之前，輸入數據從主存儲器傳輸到本地存儲器中，并將指令加載到CGRA的配置內存中。當CGRA完成計算時，輸出數據將從本地存儲器傳輸到主存儲器。在CGRA中，計算密集應用通常將指令映射不同的計算單元(以下簡稱PE)中來并行執行。為了滿足并行訪存的需求，CGRA通常采用多庫內存架構。在多庫內存中，每個內存庫有獨立的讀寫端口，通過將數據分散到不同的庫中可以實現單周期的并行訪存。

CGRA的高能效來源于其計算陣列上分布的大量計算資源、復雜的互聯方式和不同層次的存儲系統。然而，要在應用時取得更好的性能與能效需要這些資源的協同合作，如果這些資源沒有得到很好的調度與合作，CGRA作為加速器反而可能拖累系統的性能。此外，因為CGRA的硬件架構與流行的通用處理器有著巨大的區別，使得原有的針對通用處理器的編譯技術無法完全移植CGRA上。所以，對CGRA的編譯技術研究、開發是十分有必要的。這套編譯技術需要能夠挖掘出應用中的并行性并減少數據讀取的延時，然后，針對CGRA的硬件架構特點來給出配置信息，從而達到高性能、高能效的目標。

為了使CGRA能夠有效地完成不同類型的計算任務，必須為CGRA的主控制器與數據通路生成對應的目標程序。因此，一個CGRA編譯器需要提供可重構控制器中運行的控制代碼以及對應數據通路的配置信息。由于CGRA的硬件結構與通用處理器的硬件結構存在的巨大的差異，其編譯器的編譯技術與流程也不同于傳統的編譯器。CGRA編譯器的核心工作是對應用程序分析并且將程序劃分為硬件執行部分代碼于軟件運行部分代碼，然后對兩部分的代碼分別編譯處理，生成控制器運行代碼與可重構數據通路的配置信息。如圖2所示，可重構處理器的編譯技術包括任務劃分與調度、運算映射、內存映射優化等等。本文提出得技術屬于內存映射優化技術，因為其會直接影響程序運行的性能，所以受到了較多的關注。

如下代碼中展示了一個程序的例子，假設A為9×9矩陣。

for (int i=1; iRow-1; i++)

for (int j=1; jCol-1; j++)

access(A[i-1][j], A[i+1][j], A[i][j],

A[i][j-1], A[i][j+1])