[發明專利]一種單通道高速高精度SAR ADC電路

有效

• 申請號: 202011060615.5
• 申請日: 2020-09-30
• 公開（公告）號: CN112398479B
• 公開（公告）日: 2023-03-28
• 發明（設計）人: 朱樟明;梁宇華;李常盈;丁瑞雪;劉術彬;李登全
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H03M1/46
• 分類號: H03M1/46
• 代理公司: 西安嘉思特知識產權代理事務所(普通合伙) 61230
• 代理人: 劉長春

1.一種單通道高速高精度SAR ADC電路，其特征在于，包括自舉開關模塊(1)、電容陣列模塊(2)、比較器模塊(3)、鎖存模塊(4)和SAR邏輯控制模塊(5)，所述自舉開關模塊(1)、所述電容陣列模塊(2)、所述比較器模塊(3)和所述鎖存模塊(4)依次連接，所述SAR邏輯控制模塊(5)連接在所述電容陣列模塊(2)和所述比較器模塊(3)之間，所述電容陣列模塊(2)包括三級電容陣列，其中，

所述自舉開關模塊(1)，用來控制VIN輸入信號和VIP輸入信號的傳輸；

所述電容陣列模塊(2)，用來在所述自舉開關模塊(1)導通時，根據采樣信號將所述VIN輸入信號和所述VIP輸入信號采樣到所述電容陣列模塊(2)的第(i)級所述電容陣列得到VIN采樣信號和VIP采樣信號，1≤i＜3；

所述比較器模塊(3)，用來比較所述VIN采樣信號和所述VIP采樣信號的電壓，若所述VIN采樣信號的電壓大于所述VIP采樣信號的電壓，則所述比較器模塊(3)輸出的VIN輸出信號為高電平、VIP輸出信號為低電平，且判決結果為低電平，若所述VIN采樣信號的電壓小于所述VIP采樣信號的電壓，則所述比較器模塊(3)輸出的所述VIN輸出信號為低電平、所述VIP輸出信號為高電平，且所述判決結果為高電平；

所述鎖存模塊(4)，用來將若干判決結果進行暫時鎖存并統一輸出所述若干判決結果；

所述SAR邏輯控制模塊(5)，根據所述若干判決結果生成所述電容陣列模塊(2)的第(i+1)級所述電容陣列的開關切換方案；

所述自舉開關模塊(1)包括第一開關(S_P1)、第二開關(S_N1)、第三開關(S_P2)、第四開關(S_N2)、第五開關(S_P3)和第六開關(S_N3)，其中，

所述第一開關(S_P1)、所述第三開關(S_P2)和所述第五開關(S_P3)的第一端均連接VIP輸入信號端，所述第二開關(S_N1)、所述第四開關(S_N2)和所述第六開關(S_N3)的第一端均連接VIN輸入信號端，所述第一開關(S_P1)、所述第二開關(S_N1)、所述第三開關(S_P2)、所述第四開關(S_N2)、所述第五開關(S_P3)和所述第六開關(S_N3)的第二端均連接所述電容陣列模塊(2)的上極板；

所述第一開關(S_P1)、所述第二開關(S_N1)、所述第三開關(S_P2)、所述第四開關(S_N2)、所述第五開關(S_P3)和所述第六開關(S_N3)的結構相同，均包括：第一電容(C1)、第二電容(C2)、第三電容(C_Boost)、第一NMOS管(M1)、第二NMOS管(M2)、第三NMOS管(M3)、第四NMOS管(M4)、第五NMOS管(M5)、第六PMOS管(M6)、第七NMOS管(M7)、第八NMOS管(M8)、第九NMOS管(M9)、第十NMOS管(M10)、第十一NMOS管(M11)、第十二PMOS管(M12)、第十三NMOS管(M13)和第一反相器(V1)，其中，

所述第一電容(C1)的第一端分別連接所述第二NMOS管(M2)的源極和所述第三NMOS管(M3)的柵極，所述第一電容(C1)的第二端分別連接所述第一反相器(V1)的輸入端、所述第六PMOS管(M6)的柵極、所述第七NMOS管(M7)的柵極和CLK端，所述第二NMOS管(M2)的漏極連接VDD端，所述第二NMOS管(M2)的柵極分別連接所述第二電容(C2)的第一端、所述第三NMOS管(M3)的源極和所述第四NMOS管(M4)的柵極，所述第三NMOS管(M3)的漏極連接VDD端，所述第二電容(C2)的第二端連接CLKB端，所述第四NMOS管(M4)的漏極連接VDD端，所述第四NMOS管(M4)的源極分別連接所述第三電容(C_Boost)的第一端和所述第五NMOS管(M5)的源極，所述第三電容(C_Boost)的第二端分別連接所述第一NMOS管(M1)的漏極、所述第七NMOS管(M7)的源極、所述第八NMOS管(M8)的源極和所述第九NMOS管(M9)的源極，所述第六PMOS管(M6)的源極連接VDD端，所述第六PMOS管(M6)的漏極分別連接所述第五NMOS管(M5)的柵極、所述第七NMOS管(M7)的漏極和所述第八NMOS管(M8)的漏極，所述第五NMOS管(M5)的襯底層連接所述第五NMOS管(M5)的源極，所述第五NMOS管(M5)的漏極分別連接所述第八NMOS管(M8)的柵極、所述第九NMOS管(M9)的柵極、所述第十NMOS管(M10)的柵極和所述第十一NMOS管(M11)的源極，所述第九NMOS管(M9)的漏極連接所述第十NMOS管(M10)的源極，所述第十NMOS管(M10)的漏極連接V_out端，所述第十一NMOS管(M11)的柵極連接VDD端，所述第十一NMOS管(M11)的漏極分別連接所述第十二PMOS管(M12)的漏極和所述第十三NMOS管(M13)的漏極，所述第十二PMOS管(M12)的源極連接VDD端，所述第十二PMOS管(M12)的柵極分別連接所述第十三NMOS管(M13)的柵極和CLKB端，所述第十三NMOS管(M13)的源極接地。