[發明專利]后柵工藝中多晶硅偽柵頂部的硬質掩膜層的回刻方法

在審

• 申請號: 202011056627.0
• 申請日: 2020-09-30
• 公開（公告）號: CN114334824A
• 公開（公告）日: 2022-04-12
• 發明（設計）人: 傅士棟;黃然;蔣博翰;徐瑩
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種后柵工藝中多晶硅偽柵頂部的硬質掩膜層的回刻方法，包括步驟：步驟一、形成多個偽柵極結構；步驟二、沉積旋涂碳層將偽柵極結構之間的間隔區完全填充并延伸到各偽柵極結構的表面上方；步驟三、進行無光罩定義的第一次回刻對旋涂碳層進行刻蝕；步驟四、以旋涂碳層為掩膜進行第二次回刻對硬質掩膜層進行刻蝕以及同時對硬質掩膜層兩側的側墻進行同步刻蝕；步驟五、去除旋涂碳層。本發明能降低工藝復雜性和控制難度，能提高工藝窗口，能節省光罩以及能減少對器件的損傷。

技術領域

本發明涉及一種半導體集成電路制造方法，特別是涉及一種后柵工藝中多晶硅偽柵頂部的硬質掩膜層的回刻方法。

背景技術

在半導體集成電路制造中，隨著工藝節點的不斷縮小，通常需要采用由高介電常數層(HK)和金屬柵(MG)疊加而成的柵極結構，這種柵極結構簡稱為HKMG。現有一種形成HKMG的工藝方法為后柵工藝(gate last)。在后柵工藝中，需要采用具有多晶硅偽柵的偽柵極結構，利用偽柵極結構作為自對準條件形成側墻、源區和漏區。最后，多晶硅偽柵需要被去除，之后再在多晶硅偽柵的去除區域形成金屬柵。而多晶硅偽柵通常會采用硬質掩膜層進行定義，故在去除多晶硅偽柵之前需要先去除硬質掩膜層。而多晶硅偽柵的去除工藝通常是放置在接觸刻蝕停止層(CESL)和層間膜通常為第零層層間膜形成之后進行，這時，需要在進行層間膜的化學機械研磨工藝(CMP)時能將多晶硅偽柵頂部的接觸刻蝕停止層都去除，只有在多晶硅偽柵頂部的接觸刻蝕停止層都去除的條件下，才能將多晶硅偽柵完全去除。但是現有后柵工藝如28HK的后柵工藝中，往往在刻蝕硬質掩膜層之后會形成較大牛角，使得層間膜的化學機械研磨工藝中無法將多晶硅偽柵頂部的接觸刻蝕停止層完全去除，從而會產生多晶硅殘留，最后使器件性能出現問題。其中28HK表示28nm的工藝節點的具有HKMG的柵極結構的半導體器件的形成工藝。現有方法中，通常采用光刻膠回刻(PREB)工藝來去除多晶硅柵頂部的硬質掩膜層，說明如下：

如圖1A至圖1D所示，是現有后柵工藝中多晶硅偽柵104頂部的硬質掩膜層105的回刻方法即PREB工藝方法各步驟中的器件結構圖；現有后柵工藝中多晶硅偽柵104頂部的硬質掩膜層105的回刻方法包括如下步驟：

步驟一、如圖1A所示，在半導體襯底101上形成多個由柵介質層103、多晶硅偽柵104和硬質掩膜層105疊加而成的偽柵極結構。

在所述偽柵極結構的側面形成側墻106，所述側墻106的頂部表面高于所述多晶硅偽柵104的頂部表面且低于等于所述硬質掩膜層105的頂部表面。

所述偽柵極結構的所述側墻106之間具有間隔區；同一所述半導體襯底101上的所述偽柵極結構的寬度包括多個，所述間隔區的寬度包括多個。

通常，所述半導體襯底101為硅襯底。

所述硬質掩膜層105由第一氮化層105a和第二氧化層105b疊加而成。

所述側墻106為由氧化層和氮化層疊加而成的雙層側墻。也能為：所述側墻106也能為其他由氧化層或氮化層材料組成的結構，如單層氧化層側墻，單層氮化層側墻，或多層氧化層和氮化層的疊加形成的側墻。

所述柵介質層103包括高介電常數層。在所述高介電常數層的底部還形成有界面層。在所述高介電常數層的頂部還形成有阻障層。所述高介電常數層的材料通常采用HfO2，界面層通常采用SiO2。

通常，在形成所述偽柵極結構之前還包括在所述半導體襯底101中形成有場氧化層102的步驟，由所述場氧化層102隔離出有源區。

所述有源區包括核心區域對應的有源區和輸入輸出區域對應的有源區。

半導體器件包括核心器件和輸入輸出器件，所述核心器件形成于所述核心區域中；所述輸入輸出器件形成于所述輸入輸出區域中。

所述輸入輸出器件的所述偽柵極結構的寬度大于所述核心器件的所述偽柵極結構的寬度。