[發明專利]電鍍銅填充工藝方法

在審

• 申請號: 202011056561.5
• 申請日: 2020-09-30
• 公開（公告）號: CN112201617A
• 公開（公告）日: 2021-01-08
• 發明（設計）人: 王俊杰;陳建勛;蔡旻錞
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種電鍍銅填充工藝方法，包括：步驟一、形成開口；步驟二、形成銅籽晶層，在開口頂角處形成銅籽晶層的懸垂物；步驟三、進行退火回流處理，使懸垂物減少或消失；步驟四、在形成銅籽晶層到下一步的電鍍銅工藝之間的等待時間內銅籽晶層的表面會被氧化形成氧化銅；步驟五、在進行電鍍銅工藝之前增加一步還原工藝，之后再進行電鍍銅工藝將銅層填充到開口中。本發明通過增加退火回流處理工藝能使開口的頂角處的銅籽晶層形成的懸垂物減少或消失，通過在電鍍銅工藝之前增加還原工藝，能消除在電鍍銅工藝時在銅籽晶層表面具有氧化銅并使開口的內側表面各位置的銅籽晶層的厚度得到保持，最后能降低電鍍銅填充工藝的難度，增加電鍍銅填充能力。

技術領域

本發明涉及一種半導體集成電路的制造方法，特別涉及一種電鍍銅填充工藝方法。

背景技術

后段工藝(Back End Of Line,BEOL)中通常會采用銅聯線工藝，銅聯線工藝通常采用大馬士革工藝實現，也即先形成介質層的開口，再在開口中電鍍銅，這樣通過介質層的開口實現銅聯線的圖形化，而不需要對銅層進行刻蝕。如圖1A至圖1C所示，是現有電鍍銅填充工藝方法各步驟中的器件結構圖，現有電鍍銅填充工藝方法，包括如下步驟：

步驟一、如圖1A所示，形成開口102。

通常，所述開口102為溝槽或為通孔開口。所述開口102形成在所述層間膜101中。

采用光刻定義加刻蝕工藝形成所述開口102。

形成所述開口102的刻蝕工藝為干法刻蝕。

步驟二、如圖1B所示，在所述開口102的內側表面依次形成銅擴散阻擋層103和銅籽晶層104。

所述銅擴散阻擋層103和所述銅籽晶層104還延伸到所述開口102區域外的所述層間膜101表面上。

通常，采用物理氣相沉積(PVD)工藝方法形成所述銅籽晶層104和所述銅擴散阻擋層103。

步驟四、如圖1C所示，在形成所述銅籽晶層104到下一步的電鍍銅工藝之間具有等待時間，在所述等待時間范圍內，所述銅籽晶層104的表面會被氧化形成氧化銅105。

步驟五、進行所述電鍍銅工藝將銅層填充到所述開口102中。

填充的所述銅層還延伸到所述開口102外的所述層間膜101的表面上，在步驟五之后還包括進行銅的化學機械研磨工藝將所述開口102外的所述層間膜101表面上的所述銅層去除以及將所述開口102區域的所述銅層表面研磨到和所述層間膜101表面相平。

本發明中電鍍銅填充工藝為后段工藝，所述層間膜101包括多層，由填充于所述層間膜101的所述溝槽中的所述銅層作為正面金屬連線，通孔由填充于所述層間膜101的所述通孔開口中銅形成。

所述層間膜101的材料為氧化層或介電常數低于所述氧化層的介質層。

最底層所述層間膜101形成于半導體襯底如硅襯底表面，最底層所述層間膜101中形成的所述正面金屬連線通過所述通孔連接底部的摻雜區，如MOSFET的源區或漏區以及多晶硅柵。

最底層之上的各層所述層間膜101分別形成于已經形成有所述正面金屬連線的前一層的所述層間膜101之上，圖1A中的標記201對應于前一層的所述層間膜101的所述正面金屬連線。

由圖1B所示可知，所述銅籽晶層104的臺階覆蓋能力通常較差，在所述開口102的頂部會形成向開口內部突出的懸垂物，懸垂物如標記202對應的虛線圈所示。懸垂物會減少形成所述銅籽晶層104后的開口102的頂部寬度，這樣會增加電鍍銅填充工藝的難度。當開口102的本身的寬度較大時，懸垂物的寬度占整個所述開口102的寬度的比值較小，對電鍍銅填充工藝的難度增加不會很明顯或者不會顯現出來。隨著技術節點的不斷縮小，懸垂物的寬度占整個所述開口102的寬度的比值較大，這時會對電鍍銅填充工藝的難度產生很大影響。