[發(fā)明專利]鎖相環(huán)電路和包括鎖相環(huán)電路的時鐘發(fā)生器

在審

• 申請?zhí)枺?/td>: 202011054351.2
• 申請日: 2020-09-29
• 公開（公告）號: CN112653454A
• 公開（公告）日: 2021-04-13
• 發(fā)明（設計）人: 鄭在洪;鄭相敦;李京珉;韓秉基
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H03L7/081
• 分類號: H03L7/081
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 楊姍

鎖相環(huán)(PLL)電路可以包括壓控振蕩器、亞采樣PLL電路和分數(shù)分頻控制電路。分數(shù)分頻控制電路可以包括：壓控延遲線，路由反饋信號以生成延遲信息；復制壓控延遲線，其上施加有延遲信息并且被配置為路由參考時鐘信號以生成多個延遲參考時鐘信號，每個延遲參考時鐘信號被延遲多達不同的相應延遲時間；以及數(shù)字時間轉換器DTC，被配置為根據(jù)多個延遲參考時鐘信號生成選擇參考時鐘信號，并將選擇參考時鐘信號輸出到亞采樣PLL電路。

相關申請的交叉引用

本申請要求2019年10月10日向韓國知識產(chǎn)權局遞交的韓國專利申請No.10-2019-0125676的權益，將其公開內(nèi)容通過引用全部合并在此。

技術領域

本公開大體上涉及鎖相環(huán)(PLL)和具有PLL的時鐘發(fā)生器，更具體地，涉及包括用于針對時鐘的基于分數(shù)分頻的鎖相的亞采樣PLL的PLL。

背景技術

時鐘發(fā)生器等內(nèi)的PLL是可以生成鎖相時鐘信號的電路。例如，時鐘信號可以用于在發(fā)射機中發(fā)送數(shù)據(jù)或在接收機中恢復數(shù)據(jù)。在這方面，PLL可以被分類為例如環(huán)形PLL或電感器-電容器(LC)PLL。

近來，通過亞采樣來鎖定時鐘的相位的技術已經(jīng)應用于PLL，以改善噪聲特性。例如，亞采樣PLL可以包括相位檢測器和壓控振蕩器(VCO)，其中，相位檢測器利用參考時鐘對VCO的輸出進行亞采樣。另一種技術涉及分數(shù)分頻，該分數(shù)分頻在反饋路徑中使用分數(shù)分頻器。然而，由于在亞采樣操作期間分頻器不對時鐘執(zhí)行分頻，因此這限制了分數(shù)分頻操作的性能。已經(jīng)引入了通過使用數(shù)字時間轉換器在亞采樣操作期間實現(xiàn)分數(shù)分頻操作的技術，以解決該限制。然而，由于有限的分辨率和量化噪聲，使用這種方法會降低時鐘發(fā)生器的性能。

發(fā)明內(nèi)容

本發(fā)明構思的實施例提供了一種鎖相環(huán)(PLL)和包括PLL的時鐘發(fā)生器，所述PLL包括分數(shù)分頻控制電路，所述分數(shù)分頻控制電路在對時鐘的分數(shù)分頻鎖相控制方面具有較高的分辨率，并且能夠減少量化噪聲。

根據(jù)本發(fā)明構思的一個方面，提供了一種鎖相環(huán)(PLL)電路，包括：壓控振蕩器，被配置為生成輸出時鐘信號；亞采樣PLL電路，被配置為接收作為反饋信號的輸出時鐘信號，并基于所述輸出時鐘信號來執(zhí)行基于分數(shù)分頻的鎖相操作；以及分數(shù)分頻控制電路，被配置為將用于基于分數(shù)分頻的鎖相操作的選擇參考時鐘信號提供給亞采樣PLL電路。分數(shù)分頻控制電路包括：壓控延遲線，被配置為路由反饋信號以生成延遲信息；復制壓控延遲線，其上施加有延遲信息并且被配置為路由參考時鐘以生成多個延遲參考時鐘信號，每個延遲參考時鐘信號被延遲多達不同的相應延遲時間；以及數(shù)字時間轉換器(DTC)，被配置為根據(jù)多個延遲參考時鐘信號生成選擇參考時鐘信號，并將選擇參考時鐘信號輸出到亞采樣PLL電路。

根據(jù)本發(fā)明構思的另一方面，提供了一種鎖相環(huán)(PLL)電路，包括：壓控振蕩器，被配置為生成輸出時鐘信號；亞采樣PLL電路，被配置為接收作為反饋信號的輸出時鐘信號，并基于所述輸出時鐘信號來執(zhí)行基于分數(shù)分頻的鎖相操作；以及分數(shù)分頻控制電路，被配置為將用于基于分數(shù)分頻的鎖相操作的選擇參考時鐘信號提供給亞采樣PLL電路，其中，分數(shù)分頻控制電路還被配置為：通過使用具有第一頻率的反饋信號執(zhí)行延遲操作，來生成與反饋信號的一個周期內(nèi)的恒定延遲時間有關的延遲信息；基于延遲信息，通過使用具有第二頻率的參考時鐘信號，來生成逐漸地被延遲多達延遲時間的多個延遲參考時鐘信號；以及通過使用多個延遲參考時鐘信號來生成選擇參考時鐘信號。