[發明專利]一種基于阻類存儲器的D觸發器電路及寄存器

在審

• 申請號: 202011048567.8
• 申請日: 2020-09-29
• 公開（公告）號: CN112187221A
• 公開（公告）日: 2021-01-05
• 發明（設計）人: 張文海;王子歐;巫超
• 申請（專利權）人: 蘇州大學
• 主分類號: H03K3/353
• 分類號: H03K3/353;G11C19/00
• 代理公司: 蘇州翔遠專利代理事務所(普通合伙) 32251
• 代理人: 陸金星

本發明公開了一種基于阻類存儲器的D觸發器電路及寄存器，所述D觸發器電路包括第一鎖存器電路、第二鎖存器電路和第一反相器；所述第一鎖存器電路和第二鎖存器電路拼接構成該D觸發器電路。本發明使得電路結構更加簡單，版圖面積具有更大優勢。

技術領域

本發明涉及集成電路存儲器基本電路設計領域，具體涉及一種基于阻類存儲器的D觸發器電路及寄存器。

背景技術

D觸發器為構成寄存器的基本結構單元，參見圖1所示，傳統的D觸發器通過一個非門、兩個與門和兩個或非門來實現，雖然邏輯清晰，但是其用到了20個MOSFET，導致版圖面積和級聯規模較大。隨著工藝尺寸的縮小，電路互聯的電阻功耗占比增加，延遲方面也不具備絕對優勢。

因此，如何解決上述問題，是本領域技術人員所研究的重點之一。

發明內容

本發明目的是提供一種基于阻類存儲器的D觸發器電路及寄存器，使得電路結構更加簡單，版圖面積具有更大優勢。

本發明的技術方案是：一種基于阻類存儲器的D觸發器電路，包括第一鎖存器電路、第二鎖存器電路和第一反相器；

所述第一鎖存器電路包括第一MOSFET管，第一憶阻器、第一電阻和第二反相器；所述第一MOSFET管的源極電性連接輸入信號，所述第一MOSFET管的柵極電性連接時鐘脈沖信號的反相信號，所述第一MOSFET管的漏極分別電性連接到第一憶阻器的正極、第一電阻的一端和第二反相器的輸入端，所述第一憶阻器的負極電性連接到用于對其進行輔助置位的第一與非邏輯電路的輸出端，所述第一與非邏輯電路的一個輸入端電性連接輸入信號，所述第一與非邏輯電路的另一個輸入端電性連接時鐘脈沖信號的反相信號，所述第一電阻的另一端接地；

所述第二鎖存器電路包括第二MOSFET管，第二憶阻器、第二電阻和第三反相器；所述第二MOSFET管的源極電性連接第二反相器的輸出端并作為Node節點，所述第二MOSFET管的柵極電性連接時鐘脈沖信號，所述第二MOSFET管的漏極分別電性連接到第二憶阻器的正極、第二電阻的一端和第三反相器的輸入端，所述第三反相器的輸出端電性連接到第一反相器的輸入端和輸出信號，所述第一反相器的輸出端電性連接輸出信號的反相信號，所述第二憶阻器的負極電性連接到用于對其進行輔助置位的第二與非邏輯電路的輸出端，所述第二與非邏輯電路的一個輸入端電性連接Node節點，所述第二與非邏輯電路的另一個輸入端電性連接時鐘脈沖信號，所述第二電阻的另一端接地。

上述技術方案中，所述第一MOSFET管選用增強型N溝道MOSFET管或耗盡型P溝道MOSFET管；

所述第二MOSFET管選用增強型N溝道MOSFET管或耗盡型P溝道MOSFET管。

上述技術方案中，所述第一與非邏輯電路包括第三憶阻器、第四憶阻器和第四反相器；所述第三憶阻器的負極電性連接輸入信號或時鐘脈沖信號的反相信號中的一個，所述第四憶阻器的負極電性連接輸入信號或時鐘脈沖信號的反相信號中的另一個，所述第三憶阻器、第四憶阻器的正極均電性連接到第四反相器的輸入端，所述第四反相器的輸出端作為第一與非邏輯電路的輸出端；

所述第二與非邏輯電路包括第五憶阻器、第六憶阻器和第五反相器；所述第五憶阻器的負極電性連接Node節點或時鐘脈沖信號中的一個，所述第六憶阻器的負極電性連接Node節點或時鐘脈沖信號中的另一個，所述第五憶阻器、第六憶阻器的正極均電性連接到第五反相器的輸入端，所述第五反相器的輸出端作為第二與非邏輯電路的輸出端。

上述技術方案中，所述第三憶阻器的負極電性連接輸入信號，所述第四憶阻器的負極電性連接時鐘脈沖信號的反相信號；

所述第五憶阻器的負極電性連接Node節點，所述第六憶阻器的負極電性連接時鐘脈沖信號。

本發明還提供一種寄存器，其由上述的D觸發器電路構成。

本發明的優點是：