[發明專利]數字陣列時延測量方法

有效

• 申請號: 202011044811.3
• 申請日: 2020-09-28
• 公開（公告）號: CN112260890B
• 公開（公告）日: 2022-09-02
• 發明（設計）人: 唐洪軍;鐘瑜;方科;邵永杰
• 申請（專利權）人: 西南電子技術研究所(中國電子科技集團公司第十研究所)
• 主分類號: H04L43/0852
• 分類號: H04L43/0852;H04B17/364
• 代理公司: 成飛(集團)公司專利中心 51121
• 代理人: 郭純武

1.一種數字陣列時延測量方法，其特征在于：時鐘同步系統以子陣群及子陣進行劃分，采用多級分發的方式，將時鐘源產生的參考時鐘送入時頻系統，時頻系統根據功能需求產生多路采樣時鐘和同步信號（SYNC），分別分發到數字陣列系統不同子陣的延時測量模塊，子陣間同步觸發時刻通過延時測量模塊進行相位關系檢測，得到各個通道輸出信號；同步時鐘系統包含時鐘信號分發模塊、同步信號分發模塊和延時測量模塊；時鐘信號分發模塊將時鐘CLK進行1分多的多路分發，同步信號分發模塊將同步信號SYNC進行多路分發，延時測量模塊將位于時延測量點的參考信號和每個子陣采集激勵通道的兩級時鐘進行分發采樣，把產生的同步信號同時送入數字陣列系統中子陣內的現場可編程門陣列FPGA，在FPGA里對多個通道間的相對時延進行測量；實時比較兩路信號上升沿的相位差異，在這個過程中不斷調整同步信號延時，若FPGA實時檢測到數字陣列各陣元傳輸時延的相位值發生變化則記錄當前延時值，將參考信號與不同延遲時間的線性調頻信號LFM做差頻處理，差頻后運行時延算法，將測得的頻域位置與延遲時間有關的單頻信號進行時延運算，得到待測通道與參考通道間的相對時延值，計算出延遲時間。

2.如權利要求1所述的數字陣列時延測量方法，其特征在于：在不斷調整同步信號SYNC延時中，FPGA檢測到同步信號SYNC延時，延時一個節拍，判斷延時節拍是否發生跳變，是則記錄跳變點1，否則返回繼續判斷，往下記錄跳變點2，把兩次變化的延時值中間值視為最佳延時采樣點；不斷記錄每個跳變點當前延時值，調整同步信號SYNC延時，當滿足帶寬和時寬要求時，將待測通道與參考通道時延差Ar的時域測量轉換為對頻域相應位置的測量，測得單頻信號的頻域位置，運行時延算法，計算出延遲時間，得到待測通道與參考通道間的相對時延值。

3.如權利要求1所述的數字陣列時延測量方法，其特征在于：時頻系統產生的多路采樣時鐘和同步信號要分別分發到每個子陣進行處理，子陣內將時頻系統波分復用的光信號轉成電采樣鐘時鐘CLK和同步信號SYNC；時鐘同步系統將子陣間同步為第一級同步點，在子陣內通過兩級時鐘分發送給ADC和DAC作為同步采樣時鐘。

4.如權利要求3所述的數字陣列時延測量方法，其特征在于：時鐘信號時鐘CLK通過時鐘信號分發模塊生成第二級同步點并送入第二級時鐘分配器作為第三級同步點，時鐘信號分發模塊將第三級同步點時鐘信號時鐘CLK分發到每個第二級時鐘分配器，生成模數轉換器ADC1～ADC8和數模轉換器DAC1～DAC4所需要的時鐘CLK信號。

5.如權利要求3所述的數字陣列時延測量方法，其特征在于：光電轉換模塊輸出的同步信號通過延時測量模塊調整同步信號的延時，送入同步信號分發模塊在最佳建立保持時間點完成同步信號觸發，將同步信號分發模塊輸出的同步信號SYNC分發到每個二級時鐘分配器，生成ADC1～ADC8,DAC1～DAC4所需要的同步信號SYSREF。

6.如權利要求5所述的數字陣列時延測量方法，其特征在于：整個時鐘同步系統子陣間同步為第一級同步點，同步信號分發模塊處為第二級同步點，第二級時鐘分配器處為第三級同步點；第一級同點處通過嚴格控制光纖長度將時鐘和同步信號的抖動誤差嚴格控制在100pS內；第二級同步點和第三級同步點通過延時測量模塊調整同步信號的延時，使時鐘CLK能夠在最佳建立保持時間點完成同步信號觸發，使時鐘同步系統能夠穩定可靠適應-40℃～+70℃溫度變化范圍。