[發(fā)明專利]具有階梯狀輪廓的降低表面電場(chǎng)和漂移結(jié)構(gòu)的橫向DMOS器件

在審

• 申請(qǐng)?zhí)枺?/td>: 202011041022.4
• 申請(qǐng)日: 2020-09-28
• 公開（公告）號(hào): CN112687742A
• 公開（公告）日: 2021-04-20
• 發(fā)明（設(shè)計(jì)）人: T·C·H·姚;R·德索薩;T·D·克利爾
• 申請(qǐng)（專利權(quán)）人: 半導(dǎo)體元件工業(yè)有限責(zé)任公司
• 主分類號(hào): H01L29/78
• 分類號(hào): H01L29/78;H01L29/06;H01L29/36;H01L21/336
• 代理公司: 中國(guó)貿(mào)促會(huì)專利商標(biāo)事務(wù)所有限公司 11038
• 代理人: 張丹

本發(fā)明題為“具有階梯狀輪廓的降低表面電場(chǎng)和漂移結(jié)構(gòu)的橫向DMOS器件”。本發(fā)明公開了一種用于制造MOSFET的方法，該方法包括在半導(dǎo)體襯底的表面上形成源極區(qū)和漏極區(qū)，形成柵極區(qū)，形成主體擴(kuò)散區(qū)，形成金屬結(jié)構(gòu)，以及形成漂移區(qū)，該漂移區(qū)包括n型漂移結(jié)構(gòu)，該n型漂移結(jié)構(gòu)具有階梯狀摻雜劑濃度分布，其中摻雜劑濃度沿著從該器件的該漏極區(qū)到該源極區(qū)的橫向方向增加。

技術(shù)領(lǐng)域

本說(shuō)明涉及用于電源應(yīng)用的金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)。

背景技術(shù)

橫向雙擴(kuò)散MOS晶體管(LDMOS)可能是高電壓和智能電源應(yīng)用中的優(yōu)選器件。無(wú)論是離散的還是嵌入在BCD(BIPOLAR-CMOS-DMOS)技術(shù)平臺(tái)中，LDMOS器件的主要性能指標(biāo)都是在給定擊穿電壓(BVdss)下的特定導(dǎo)通態(tài)電阻(Rsp)。實(shí)際上，較低的Rsp器件可以產(chǎn)生更小的器件，這進(jìn)而可以導(dǎo)致在單個(gè)晶片上制造更多的器件。

發(fā)明內(nèi)容

在半導(dǎo)體襯底上制造的橫向雙擴(kuò)散MOS器件(LDMOS)具有漂移擴(kuò)散區(qū)，該漂移擴(kuò)散區(qū)包括階梯狀輪廓漂移結(jié)構(gòu)和階梯狀輪廓降低表面電場(chǎng)(RESURF)結(jié)構(gòu)。在n型LDMOS器件中，階梯狀輪廓漂移結(jié)構(gòu)是n型，降低表面電場(chǎng)結(jié)構(gòu)是p型。

在n型LDMOS器件的示例實(shí)施方式中，階梯狀輪廓漂移結(jié)構(gòu)沿著從器件的漏極側(cè)到源極側(cè)的橫向或水平線具有增加的摻雜濃度。

在n型LDMOS器件的一些示例實(shí)施方式中，p型階梯狀輪廓降低表面電場(chǎng)結(jié)構(gòu)沿著從器件的漏極側(cè)到源極側(cè)的橫向線具有增加的摻雜濃度。

在n型LDMOS器件的一些示例實(shí)施方式中，p型階梯狀輪廓降低表面電場(chǎng)結(jié)構(gòu)沿著從器件的漏極側(cè)到源極側(cè)的橫向線位于半導(dǎo)體襯底中減小的深度處。

在示例實(shí)施方式中，可以優(yōu)化階梯狀輪廓漂移結(jié)構(gòu)和階梯狀輪廓降低表面電場(chǎng)結(jié)構(gòu)的摻雜分布，以最小化器件在給定擊穿電壓(BVdss)下的導(dǎo)通態(tài)電阻(Rsp)。

附圖說(shuō)明

圖1示出了示例n型LDMOS器件的器件單元的半節(jié)距截面。

圖2示出了具有不同數(shù)量的nDrift擴(kuò)散區(qū)和pResurf擴(kuò)散區(qū)的示例n型LDMOS器件。

圖3示出了包括n型階梯狀輪廓漂移結(jié)構(gòu)和p型階梯狀輪廓降低表面電場(chǎng)結(jié)構(gòu)的示例n型LDMOS器件。

圖4示出了在具有n型掩埋層(nBL)的襯底上制造的示例n型LDMOS器件。

圖5示出了測(cè)試器件的碰撞電離線和等電位線的截面視圖。

圖6是示出圖5的測(cè)試器件的各種組的摻雜濃度值的Rsp和BVdss值的圖。

圖7至圖15示出了通過(guò)示例nLDMOS器件制造工藝的多個(gè)步驟處理時(shí)襯底的示意圖。

圖16示出了用于制造nLDMOS器件的示例方法。

具體實(shí)施方式

高電壓MOSFET器件可以包括厚和低摻雜的外延層，這會(huì)使與低電壓電路集成變得困難。由于厚和低摻雜的外延層的高電阻率，此類器件的導(dǎo)通態(tài)電阻很大。為了獲得較低的Rsp，可以在器件的阻擋態(tài)期間在器件中使用降低表面電場(chǎng)(RESURF)結(jié)構(gòu)，以在漂移區(qū)中獲得完全耗盡的面積。降低表面電場(chǎng)結(jié)構(gòu)利用輕摻雜襯底(例如，p摻雜襯底)以及薄外延層(例如，n型外延層)來(lái)阻擋器件中的高電壓。由輕摻雜p襯底上的薄n型外延層形成的橫向二極管可以比沒(méi)有降低表面電場(chǎng)的常規(guī)橫向二極管具有更高的擊穿電壓。