[發明專利]處理指令的系統、設備、方法、處理器、介質和電子設備

在審

• 申請號: 202011038277.5
• 申請日: 2015-08-14
• 公開（公告）號: CN112543095A
• 公開（公告）日: 2021-03-23
• 發明（設計）人: 謝伊·格倫;弗拉德·克拉斯諾夫
• 申請（專利權）人: 英特爾公司
• 主分類號: H04L9/06
• 分類號: H04L9/06;G06F9/30;G06F9/38;G06F21/72
• 代理公司: 北京東方億思知識產權代理有限責任公司 11258
• 代理人: 姜飛

1.一種處理器，包括：

解碼單元，用于解碼SM3兩輪狀態字更新指令，該SM3兩輪狀態字更新指令指示一個或多個源封包數據操作數，該一個或多個源封包數據操作數具有對應于第(j)輪SM3哈希算法的八個32位狀態字A_j、B_j、C_j、D_j、E_j、F_j、G_j和H_j，并且該一個或多個源封包數據操作數具有足以對兩輪所述SM3哈希算法進行求值的一組消息；以及

耦接到所述解碼單元的執行單元，響應于所述SM3兩輪狀態字更新指令，所述執行單元能操作以將一個或多個結果封包數據操作數存儲在由所述SM3兩輪狀態字更新指令指示的一個或多個目的地存儲位置，所述一個或多個結果封包數據操作數具有對應于第(j+2)輪所述SM3哈希算法的至少四個經兩輪更新的32位狀態字A_j+2、B_j+2、E_j+2、和F_j+2。

2.如權利要求1所述的處理器，其中，響應于所述指令，所述執行單元能操作以存儲僅具有所述四個經兩輪更新的32位狀態字A_j+2、B_j+2、E_j+2、和F_j+2的所述一個或多個結果封包數據操作數。

3.如權利要求1所述的處理器，其中，響應于所述指令，所述執行單元能操作以存儲具有八個經兩輪更新的32位狀態字A_j+2、B_j+2、C₊₂、D_j+2、E_j+2、F_j+2、G_j+2、和H_j+2的所述一個或多個結果封包數據操作數，其中所述八個經兩輪更新的32位狀態字A_j+2、B_j+2、C₊₂、D_j+2、E_j+2、F_j+2、G_j+2、和H_j+2對應于第(j+2)輪所述SM3哈希算法。

4.如權利要求1所述的處理器，其中，所述解碼單元用于對指示第一源封包數據操作數和第二源封包數據操作數的所述指令進行解碼，其中所述第一源封包數據操作數具有32位狀態字A_j、B_j、E_j、和F_j，以及所述第二源封包數據操作數具有32位狀態字C_j、D_j、G_j和H_j。

5.如權利要求4所述的處理器，其中，響應于所述指令，所述執行單元能操作以存儲單個結果封包數據操作數，該單個結果封包數據操作數僅具有所述四個經兩輪更新的32位狀態字A_j+2、B_j+2、E_j+2、和F_j+2。

6.如權利要求5所述的處理器，其中，響應于所述SM3兩輪狀態字更新指令，所述執行單元能操作以將所述單個結果封包數據操作數存儲在隱含地用于所述單個結果封包數據操作數和所述第二源封包數據操作數兩者的存儲位置中。