[發(fā)明專利]基于脈沖鎖存器時序監(jiān)測的寬電壓自適應(yīng)調(diào)節(jié)系統(tǒng)及方法

有效

• 申請?zhí)枺?/td>: 202011029637.5
• 申請日: 2020-09-27
• 公開（公告）號: CN112134557B
• 公開（公告）日: 2022-11-01
• 發(fā)明（設(shè)計）人: 單偉偉
• 申請（專利權(quán)）人: 東南大學(xué)
• 主分類號: H03L5/00
• 分類號: H03L5/00;G05F1/56
• 代理公司: 南京瑞弘專利商標(biāo)事務(wù)所(普通合伙) 32249
• 代理人: 馮慧

本發(fā)明公開了一種基于脈沖鎖存器時序監(jiān)測的寬電壓自適應(yīng)調(diào)節(jié)系統(tǒng)及方法，公開了應(yīng)用于自適應(yīng)電壓調(diào)節(jié)系統(tǒng)的脈沖鎖存器劃分簇的方法。通過綜合考慮脈沖發(fā)生器的負(fù)載要求、脈沖發(fā)生器與時序監(jiān)測模塊的距離，應(yīng)用線性規(guī)劃方法合理地將時序監(jiān)測單元模塊分簇并插入脈沖發(fā)生器，使得一個脈沖發(fā)生器可以同時給多個時序監(jiān)測單元提供時鐘脈沖信號，減少脈沖發(fā)生器的數(shù)量，有效降低了在線監(jiān)測系統(tǒng)的短路徑修復(fù)代價，從而在滿足設(shè)計要求的條件下大大減少了電路的面積和功耗代價。

技術(shù)領(lǐng)域

本發(fā)明涉及數(shù)字集成電路低功耗技術(shù)領(lǐng)域，尤其涉及基于在線時序監(jiān)測的自適應(yīng)電壓頻率調(diào)節(jié)技術(shù)。

背景技術(shù)

隨著集成電路的規(guī)模與計算能力的不斷增長，以及物聯(lián)網(wǎng)、嵌入式設(shè)備、移動終端、超級計算機與數(shù)據(jù)中心等應(yīng)用場景對器件的能耗提出的越來越高的要求，發(fā)展高能效集成電路，是解決計算系統(tǒng)能耗問題的一個重要手段，而降低芯片的工作電壓能極大地降低芯片的功耗，因此，如何進一步降低芯片工作電壓從而實現(xiàn)能效跨越式提升成為亟需解決的問題之一。近閾值集成電路設(shè)計通過將芯片或電路的供電電壓降低到接近晶體管閾值電壓水平，能取得大幅度的效能提升,被認(rèn)為是未來提升計算效能最有前景的技術(shù)之一。

近閾值技術(shù)在帶來大幅芯片能效提升的同時，同樣對設(shè)計者提出了挑戰(zhàn)。近閾值技術(shù)的應(yīng)用中，集成電路的性能受工藝(Process)、電壓(Voltage)、溫度(Temperature)偏差，即PVT偏差的影響，使得電路的延時分布較大，進而導(dǎo)致路徑延時的偏差成倍增加。為了保證芯片在各個條件下都能穩(wěn)定地工作，傳統(tǒng)設(shè)計者通常需要預(yù)留大量的時序余量以滿足最壞情況下的時序約束。同時，為了防止電路老化、隨機噪聲、1/f噪聲等因素的影響，設(shè)計者也需要在設(shè)計過程中留下一些余量。這就造成了性能和功耗的極大浪費，大大削弱了近閾值設(shè)計所帶來的能效提升。

為降低電路這種過多的設(shè)計余量，更好的釋放寬電壓設(shè)計的潛能，克服低電壓下的PVT偏差劇烈的問題，自適應(yīng)電壓頻率調(diào)節(jié)(Adaptive Voltage Frequency Scaling，AVFS)技術(shù)應(yīng)運而生。在芯片實際運行的情況中，出現(xiàn)極端環(huán)境的概率極低，而自適應(yīng)電壓頻率調(diào)節(jié)方案根據(jù)工作環(huán)境的不同可以自適應(yīng)地調(diào)節(jié)芯片的工作電壓和頻率，既可以保證芯片功能的正確性，也可以盡可能地減少芯片預(yù)留的設(shè)計余量，從而達到節(jié)省功耗的目的。

當(dāng)前自適應(yīng)電壓頻率調(diào)節(jié)技術(shù)以直接監(jiān)測法為主，其中最典型的代表是密歇根大學(xué)研究的Razor系列，然而該方法通常將關(guān)鍵路徑末端觸發(fā)器替換為鎖存器，容易產(chǎn)生短路徑的問題。即，過短的路徑(延時小于半個周期的路徑)會在時鐘高電平期間到達鎖存器并傳輸給下一級電路，這會使得替換了末端寄存器的鎖存器型監(jiān)測單元產(chǎn)生錯誤的報警信息，因此，短路徑必須完全修復(fù)至?xí)r鐘下降沿之后。

短路徑修復(fù)與保持時間(hold time)修復(fù)是一樣的問題，但由于短路徑需要修復(fù)的時間更長，需要在電路中加入大量的緩沖器，這極大地增加了面積代價。采用脈沖鎖存器(Pulse latch)進行監(jiān)測時，由于其高電平持續(xù)的時間為一個短脈沖，大大減少了短路徑修復(fù)的代價，但這種方法需要額外提供多個本地脈沖發(fā)生器，需提供優(yōu)化手段以減少其帶來的面積與功耗開銷。

線性規(guī)劃是運籌學(xué)的重要分支之一，解決在一定約束條件下求解出最優(yōu)解的問題。一般地，求線性目標(biāo)函數(shù)在線性約束條件下的最大值或最小值的問題，統(tǒng)稱為線性規(guī)劃。線性約束條件的解叫做可行解，由所有可行解組成的集合叫做可行域。

發(fā)明內(nèi)容

發(fā)明目的

針對傳統(tǒng)自適應(yīng)電壓頻率調(diào)節(jié)技術(shù)以帶時序監(jiān)測功能的鎖存器來替換關(guān)鍵路徑末端觸發(fā)器，從而引起嚴(yán)重短路徑修復(fù)代價的問題，本發(fā)明提出采用脈沖鎖存器(Pulselatch)技術(shù)和自適應(yīng)電壓技術(shù)相結(jié)合的方案，提供一種基于脈沖鎖存器的自適應(yīng)電壓頻率調(diào)節(jié)系統(tǒng)，并優(yōu)化脈沖發(fā)生器(Pulse Generator,PG)和時序監(jiān)測模塊連接方案，提供一種自適應(yīng)電壓頻率調(diào)節(jié)系統(tǒng)中將時序監(jiān)測單元劃歸在合適的簇內(nèi)，降低插入PG數(shù)量的方法，從而減少電路的面積與功耗開銷。

技術(shù)方案