[發(fā)明專利]半導(dǎo)體裝置

在審

• 申請(qǐng)?zhí)枺?/td>: 202011028700.3
• 申請(qǐng)日: 2020-09-25
• 公開（公告）號(hào): CN112768515A
• 公開（公告）日: 2021-05-07
• 發(fā)明（設(shè)計(jì)）人: 高橋正樹
• 申請(qǐng)（專利權(quán)）人: 富士電機(jī)株式會(huì)社
• 主分類號(hào): H01L29/417
• 分類號(hào): H01L29/417;H01L23/49;H01L25/18
• 代理公司: 北京銘碩知識(shí)產(chǎn)權(quán)代理有限公司 11286
• 代理人: 周春燕;楊敏

本發(fā)明提供半導(dǎo)體裝置，其抑制半導(dǎo)體芯片的接合導(dǎo)線的表面電極的溫度上升。半導(dǎo)體裝置(10)包括在正面具備電極區(qū)(32a、32b)的半導(dǎo)體芯片(30)、和分別接合于電極區(qū)(32a、32b)的多根導(dǎo)線(50)。此時(shí)，電極區(qū)(32a、32b)的分別與多根導(dǎo)線(50)接合的多個(gè)被接合區(qū)域(36)配置為俯視時(shí)在與半導(dǎo)體芯片(30)的一邊平行的X方向上和在與X方向正交的Y方向上各不重復(fù)。由此，導(dǎo)線(50)分散地接合于半導(dǎo)體芯片(30)的電極區(qū)(32a、32b)，從而在電極區(qū)(32a、32b)中溫度幾乎均勻地分布于整體，溫度高的區(qū)域的不均分布受到抑制。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體裝置。

背景技術(shù)

半導(dǎo)體裝置具備半導(dǎo)體芯片，該半導(dǎo)體芯片包括IGBT(Insulated Gate BipolarTransistor，絕緣柵雙極型晶體管)、FWD(Free Wheeling Diode，續(xù)流二極管)等半導(dǎo)體元件，該半導(dǎo)體裝置通過鋁、銅等金屬制的導(dǎo)線將半導(dǎo)體芯片的表面電極之間進(jìn)行電接合而被用作電力轉(zhuǎn)換裝置。此時(shí)，針對(duì)表面電極的導(dǎo)線盡可能地接合到表面電極的周邊部、特別是角部。這是為了避開表面電極在半導(dǎo)體芯片通電時(shí)溫度變得最高的中央部，此外避免導(dǎo)線彼此的接觸。進(jìn)而，通過使導(dǎo)線與表面電極的接合面積增加，能夠降低每一根導(dǎo)線的發(fā)熱，并且能夠抑制因?qū)Ь€與表面電極之間的熱應(yīng)力之差而引起的破壞的發(fā)生。

現(xiàn)有技術(shù)文獻(xiàn)

專利文獻(xiàn)

專利文獻(xiàn)1：日本特開2006-066704號(hào)公報(bào)

發(fā)明內(nèi)容

技術(shù)問題

近年來，半導(dǎo)體芯片的尺寸的縮小化一直在發(fā)展。因此，導(dǎo)線與半導(dǎo)體芯片的表面電極的接合面積受到限制而無法使接合面積增加。與之相伴，導(dǎo)線與半導(dǎo)體芯片的接合位置處的導(dǎo)電時(shí)的發(fā)熱量也會(huì)增加。此外，若半導(dǎo)體芯片的尺寸縮小化，則即使將導(dǎo)線接合到表面電極的角部，導(dǎo)線彼此的間隔也縮短且導(dǎo)線的接合位置處彼此會(huì)產(chǎn)生熱干擾，會(huì)發(fā)生導(dǎo)線及半導(dǎo)體芯片的表面電極的溫度上升。由于因?qū)Ь€與表面電極之間的熱應(yīng)力之差而引起的破壞的發(fā)生，會(huì)導(dǎo)致包含半導(dǎo)體芯片的半導(dǎo)體裝置的可靠性降低。

本發(fā)明是鑒于這樣的情況而作出的，其目的在于提供一種能夠抑制半導(dǎo)體芯片的接合導(dǎo)線的表面電極的溫度上升的半導(dǎo)體裝置。

技術(shù)方案

根據(jù)本發(fā)明的一個(gè)方面，提供一種半導(dǎo)體裝置，其具備：半導(dǎo)體芯片，其在正面具備第一主電極；以及多根導(dǎo)線，其分別與所述第一主電極接合，分別與所述多根導(dǎo)線接合的所述第一主電極的多個(gè)被接合區(qū)域配置為俯視時(shí)在與所述半導(dǎo)體芯片的一邊平行的第一方向上和在與所述第一方向正交的第二方向上各不重復(fù)。

技術(shù)效果

根據(jù)公開的技術(shù)，能夠抑制半導(dǎo)體芯片的接合導(dǎo)線的表面電極的溫度上升而抑制半導(dǎo)體裝置的可靠性的降低。

附圖說明

圖1是半導(dǎo)體裝置的側(cè)截面圖。

圖2是半導(dǎo)體裝置的俯視圖。

圖3是半導(dǎo)體芯片的俯視圖。

圖4是用于說明實(shí)施方式的導(dǎo)線與半導(dǎo)體芯片的接合位置的圖(其一)。

圖5是用于說明實(shí)施方式的半導(dǎo)體芯片的表面溫度的圖。

圖6是用于說明參考例的導(dǎo)線與半導(dǎo)體芯片的接合位置的圖(其一)。

圖7是用于說明參考例的半導(dǎo)體芯片的表面溫度的圖。

圖8是用于說明實(shí)施方式的導(dǎo)線與半導(dǎo)體芯片的接合位置的圖(其二)。

圖9是用于說明參考例的導(dǎo)線與半導(dǎo)體芯片的接合位置的圖(其二)。