[發明專利]一種柵約束硅控整流器及其實現方法

在審

• 申請號: 202011026662.8
• 申請日: 2020-09-25
• 公開（公告）號: CN112071836A
• 公開（公告）日: 2020-12-11
• 發明（設計）人: 朱天志;黃冠群;陳昊瑜;邵華
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L27/06;H01L21/8249
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 曹廷廷

本發明公開了一種柵約束硅控整流器及其實現方法，在在現有的柵約束硅控整流器的P阱(70)與N阱(60)交界且位于所述N阱(60)處插入高濃度N型摻雜(22)，以降低所述N阱(60)與P阱(70)反向擊穿電壓，并提升該柵約束硅控整流器的維持電壓，本發明可在降低回滯效應的觸發電壓的同時提升維持電壓，增大柵約束硅控整流器物理關鍵尺寸的設計窗口，降低實際應用時的工藝控制難度。

技術領域

本發明涉及半導體集成電路技術領域，特別是涉及一種新型柵約束硅控整流器及其實現方法。

背景技術

在集成電路防靜電保護設計領域，防靜電保護設計窗口一般取決于工作電壓和內部受保護電路的柵氧化層厚度，以某公司55LP先進工藝平臺為例，其核心器件(1.2VMOSFET)的工作電壓為1.2V，柵氧化層厚度為25A(埃，0.1nm)，所以該公司55LP先進工藝平臺核心器件(1.2VMOSFET)的防靜電保護設計窗口通常為1.32V～5V之間。但是該公司55LP先進工藝平臺核心器件(1.2V NMOS)的回滯效應特性曲線，如圖1所示，卻表明核心器件的觸發電壓(Vt1，右側曲線較低位置拐點對應電壓)為6.7V，超出核心器件的防靜電保護設計窗口，如果將該核心器件(1.2VNMOS)直接用于防靜電保護設計，極易導致核心器件(1.2VMOSFET)的柵氧化層發生可靠性問題。

為此，申請人提出了如圖2所示的已存在柵約束硅控整流器嘗試解決上述問題，如圖2所示，該現有柵約束硅控整流器ESD器件包括多個淺溝道隔離層(STI，Shallow TrenchIsolation)10、高濃度N型摻雜(N+)28、高濃度P型摻雜(P+)20、高濃度N型摻雜(N+)24、高濃度P型摻雜(P+)26、N阱(N-Well)60、P阱(P-Well)70、P型襯底(P-Sub)80、第一P型柵極40、第二P型柵極50以及多個連接摻雜區與電極的金屬硅化物(Silicide)30。

整個ESD器件置于P型襯底(P-Sub)80上，在P型襯底(P-Sub)80左邊生成一個N阱(N-Well)60，在P型襯底(P-Sub)80右邊生成一個P阱(P-Well)70，高濃度N型摻雜(N+)28、高濃度P型摻雜(P+)20置于N阱(N-Well)60上部，高濃度P型摻雜(P+)20、N阱(N-Well)60以及P阱(P-Well)70構成等效PNP三極管結構，高濃度N型摻雜(N+)24、高濃度P型摻雜(P+)26置于P阱(P-Well)70上部，N阱(N-Well)60、P阱(P-Well)70與高濃度N型摻雜(N+)24構成等效NPN三極管結構；

在高濃度N型摻雜(N+)28左側設置淺溝道隔離層(STI，Shallow TrenchIsolation)10，高濃度N型摻雜(N+)28、高濃度P型摻雜(P+)20間用N阱(N-Well)60隔離(即其間的間隔為60的一部分)，在該部分N阱上方設置第一P型柵極40，高濃度P型摻雜(P+)20的右側為N阱(N-Well)60的一部分，高濃度P型摻雜(P+)20的右側到N阱(N-Well)60與P阱(P-Well)70分界處的寬度為A，高濃度N型摻雜(N+)24、高濃度P型摻雜(P+)26間用淺溝道隔離層(STI，Shallow Trench Isolation)10隔離，高濃度P型摻雜(P+)26右側設置淺溝道隔離層(STI，Shallow Trench Isolation)10，高濃度N型摻雜(N+)24的左側為P阱(P-Well)70的一部分，高濃度N型摻雜(N+)24的左側到N阱(N-Well)60與P阱(P-Well)70分界處的寬度為B；

在高濃度N型摻雜(N+)28的上方、高濃度P型摻雜(P+)20的上方、高濃度N型摻雜(N+)24的上方、高濃度P型摻雜(P+)26的上方生成4個金屬硅化物30，在高濃度P型摻雜(P+)20右側的寬度為A的N阱的上方設置第二P型柵極50；