[發(fā)明專利]待機(jī)模式下的控制電路、電器設(shè)備和控制方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202011025686.1
• 申請(qǐng)日: 2020-09-25
• 公開（公告）號(hào): CN112255940A
• 公開（公告）日: 2021-01-22
• 發(fā)明（設(shè)計(jì)）人: 李志;金凌琳;余丁;楊延彬
• 申請(qǐng)（專利權(quán)）人: 深圳市當(dāng)智科技有限公司
• 主分類號(hào): G05B19/042
• 分類號(hào): G05B19/042
• 代理公司: 深圳市辰為知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 44719
• 代理人: 唐文波

本發(fā)明涉及一種待機(jī)模式下的控制電路、電器設(shè)備和控制方法，其中第二處理器的第一控制信號(hào)輸出端連接第一處理器，第二處理器的第二控制信號(hào)輸出端連接第三處理器，第一處理器的控制信號(hào)輸出端連接第一電子開關(guān)設(shè)備的控制端；且第一處理器的待機(jī)功耗低于第二處理器的待機(jī)功耗。以此實(shí)現(xiàn)在接收到待機(jī)信號(hào)時(shí)，第二處理器控制所有外設(shè)關(guān)閉，且發(fā)控制信號(hào)到第三處理器以控制第二電子開關(guān)設(shè)備關(guān)閉，從而關(guān)閉對(duì)應(yīng)的外設(shè)，之后發(fā)出另一控制信號(hào)給第一處理器，以控制電子開關(guān)設(shè)備斷開，從而斷開對(duì)第二處理器和第三處理器的供電，從而斷開所有外設(shè)的供電，只維持待機(jī)功耗極低的第一處理器供電，以此實(shí)現(xiàn)了整個(gè)設(shè)備的低功耗狀態(tài)，滿足了低功耗要求，節(jié)約了電能。

技術(shù)領(lǐng)域

本發(fā)明涉及一種待機(jī)模式下的控制電路、電器設(shè)備和控制方法，屬于電源控制領(lǐng)域。

背景技術(shù)

目前一些家用智能設(shè)備如電視機(jī)、電視盒、投影機(jī)等對(duì)待機(jī)功耗有越來越極高的要求，一般的為降低功耗的處理方案是對(duì)控制各外設(shè)的主控CPU芯片進(jìn)入低功耗的休眠模式，主控CPU在休眠是雖然功耗低，但仍然存在一定的待機(jī)功耗，無法滿足現(xiàn)在的極低待機(jī)功耗要求。

發(fā)明內(nèi)容

本發(fā)明需要解決的技術(shù)問題是克服現(xiàn)有智能設(shè)備待機(jī)時(shí)功耗不滿足低功耗要求的問題。

本發(fā)明提出一種待機(jī)模式下的控制電路，其特征在于，所述待機(jī)模式下的控制電路包括信號(hào)觸發(fā)設(shè)備、第一處理器、第二處理器、第三處理器、第一電子開關(guān)設(shè)備和第二電子開關(guān)設(shè)備；

其中信號(hào)觸發(fā)設(shè)備的輸出端同時(shí)連接第一處理器和第二處理器；

第二處理器的第一控制信號(hào)輸出端連接第一處理器，第二處理器的第二控制信號(hào)輸出端連接第三處理器；

第一處理器的控制信號(hào)輸出端連接第一電子開關(guān)設(shè)備的控制端，第一電子開關(guān)設(shè)備的開關(guān)的輸入端連接供電電源，第一電子開關(guān)設(shè)備的開關(guān)的輸出端連接第三處理器的供電端；

第三處理器的第一控制信號(hào)輸出端連接第二電子開關(guān)設(shè)備的控制端；

第一處理器的待機(jī)功耗低于第二處理器的待機(jī)功耗。

可選地，電子開關(guān)設(shè)備包括第二NMOS管、第一PMOS管、第五電阻、第六電阻和第七電阻；

第七電阻的一端為電子開關(guān)設(shè)備的控制端，第七電阻的另一端連接第二NMOS管的柵極，第二NMOS管的源極接地，第二NMOS管的漏極共接于第五電阻的一端和第六電阻的一端；

第五電阻的另一端和第一PMOS管的漏極共接于電子開關(guān)設(shè)備輸入端，第一PMOS管的源極為電子開關(guān)設(shè)備的輸出端，第一PMOS管的柵極連接第六電阻的另一端。

可選地，電子開關(guān)設(shè)備包括第二NPN三級(jí)管、第一PMOS管、第五電阻、第六電阻和第七電阻；

第七電阻的一端為電子開關(guān)設(shè)備的控制端，第七電阻的另一端連接第二NPN三級(jí)管的基極，第第二NPN三級(jí)管的發(fā)射極接地，第二NPN三級(jí)管的集電極共接于第五電阻的一端和第六電阻的一端；

第五電阻的另一端和第一PMOS管的漏極共接于電子開關(guān)設(shè)備輸入端，第一PMOS管的源極為電子開關(guān)設(shè)備的輸出端，第一PMOS管的柵極連接第六電阻的另一端。

可選地，待機(jī)模式下的控制電路還包括第三電子開關(guān)設(shè)備，

第三處理器的第二控制信號(hào)輸出端連接第三電子開關(guān)設(shè)備的控制端；

和/或還包括第四電子開關(guān)設(shè)備，

第三處理器的第三控制信號(hào)輸出端連接第四電子開關(guān)設(shè)備的控制端。

可選地，信號(hào)觸發(fā)設(shè)備為紅外接收設(shè)備或按鍵設(shè)備。

可選地，紅外接收設(shè)備包括紅外接收頭、第三二極管和第四二極管；