[發(fā)明專(zhuān)利]LDPC譯碼方法、LDPC譯碼器、芯片以及設(shè)備

在審

• 申請(qǐng)?zhí)枺?/td>: 202011022749.8
• 申請(qǐng)日: 2020-09-25
• 公開(kāi)（公告）號(hào): CN112134572A
• 公開(kāi)（公告）日: 2020-12-25
• 發(fā)明（設(shè)計(jì)）人: 劉君
• 申請(qǐng)（專(zhuān)利權(quán)）人: OPPO廣東移動(dòng)通信有限公司
• 主分類(lèi)號(hào): H03M13/11
• 分類(lèi)號(hào): H03M13/11
• 代理公司: 北京三高永信知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11138
• 代理人: 邢惠童

本申請(qǐng)實(shí)施例公開(kāi)了一種LDPC譯碼方法、LDPC譯碼器、芯片以及設(shè)備，屬于芯片技術(shù)領(lǐng)域。所述方法包括：獲取碼塊對(duì)應(yīng)的LDPC基矩陣，碼塊位于第一存儲(chǔ)器；根據(jù)LDPC基矩陣中的第i指示行，從第一存儲(chǔ)器中讀取數(shù)據(jù)，并對(duì)讀取的數(shù)據(jù)進(jìn)行譯碼計(jì)算，得到第i計(jì)算數(shù)據(jù)；響應(yīng)于第i+1指示行與第i指示行中的有效指示位存在交集，將第i計(jì)算數(shù)據(jù)中的交集數(shù)據(jù)保留在第二存儲(chǔ)器中，并將除交集數(shù)據(jù)以外的數(shù)據(jù)寫(xiě)回第一存儲(chǔ)器，交集數(shù)據(jù)為第i計(jì)算數(shù)據(jù)中交集有效指示位對(duì)應(yīng)的數(shù)據(jù)。本申請(qǐng)實(shí)施例中，避免對(duì)交集有效指示位對(duì)應(yīng)的數(shù)據(jù)的重復(fù)寫(xiě)入及讀取，進(jìn)而提高了LDPC譯碼器的譯碼效率。

技術(shù)領(lǐng)域

本申請(qǐng)實(shí)施例涉及芯片技術(shù)領(lǐng)域，特別涉及一種LDPC譯碼方法、LDPC譯碼器、芯片以及設(shè)備。

背景技術(shù)

低密度奇偶校驗(yàn)碼(Low-density Parity-check，LDPC)是一種具有稀疏校驗(yàn)矩陣的線性分組碼，具有譯碼復(fù)雜度低、可并行譯碼以及譯碼錯(cuò)誤可檢測(cè)等特點(diǎn)，被廣泛應(yīng)用于信道編碼等領(lǐng)域。

相關(guān)技術(shù)中，對(duì)碼塊進(jìn)行譯碼時(shí)，采用串行處理方式，通過(guò)LDPC基矩陣中每一行指示行對(duì)碼塊的數(shù)據(jù)進(jìn)行處理，并在所有指示行均處理完成后進(jìn)行奇偶校驗(yàn)和循環(huán)冗余校驗(yàn)(Cyclic Redundancy Check，CRC)校驗(yàn)，進(jìn)而根據(jù)校驗(yàn)結(jié)果確定是否需要進(jìn)行下一次迭代。

發(fā)明內(nèi)容

本申請(qǐng)實(shí)施例提供了一種LDPC譯碼方法、LDPC譯碼器、芯片以及設(shè)備。所述技術(shù)方案包括：

一方面，本申請(qǐng)實(shí)施例提供了一種LDPC譯碼方法，所述方法用于LDPC譯碼器，所述方法包括：

獲取碼塊對(duì)應(yīng)的LDPC基矩陣，所述碼塊位于第一存儲(chǔ)器；

根據(jù)所述LDPC基矩陣中的第i指示行，從所述第一存儲(chǔ)器中讀取數(shù)據(jù)，并對(duì)讀取的數(shù)據(jù)進(jìn)行譯碼計(jì)算，得到第i計(jì)算數(shù)據(jù)，i為正整數(shù)，其中，從所述第一存儲(chǔ)器讀取的數(shù)據(jù)寫(xiě)入第二存儲(chǔ)器；

響應(yīng)于第i+1指示行與所述第i指示行中的有效指示位存在交集，將所述第i計(jì)算數(shù)據(jù)中的交集數(shù)據(jù)保留在所述第二存儲(chǔ)器中，并將除所述交集數(shù)據(jù)以外的數(shù)據(jù)寫(xiě)回所述第一存儲(chǔ)器，所述交集數(shù)據(jù)為所述第i計(jì)算數(shù)據(jù)中交集有效指示位對(duì)應(yīng)的數(shù)據(jù)。

另一方面，本申請(qǐng)實(shí)施例提供了一種LDPC譯碼器，所述LDPC譯碼器包括：邏輯運(yùn)算單元、第一存儲(chǔ)器和第二存儲(chǔ)器，所述邏輯運(yùn)算單元分別與所述第二存儲(chǔ)器和所述第一存儲(chǔ)器相連；

所述邏輯運(yùn)算單元，用于獲取碼塊對(duì)應(yīng)的LDPC基矩陣，所述碼塊位于所述第一存儲(chǔ)器；

所述邏輯運(yùn)算單元，用于根據(jù)所述LDPC基矩陣中的第i指示行，從所述第一存儲(chǔ)器中讀取數(shù)據(jù)，并對(duì)讀取的數(shù)據(jù)進(jìn)行譯碼計(jì)算，得到第i計(jì)算數(shù)據(jù)，i為正整數(shù)，其中，從所述第一存儲(chǔ)器讀取的數(shù)據(jù)寫(xiě)入所述第二存儲(chǔ)器；

所述邏輯運(yùn)算單元，用于在第i+1指示行與所述第i指示行中的有效指示位存在交集時(shí)，將所述第i計(jì)算數(shù)據(jù)中的交集數(shù)據(jù)保留在所述第二存儲(chǔ)器中，并將除所述交集數(shù)據(jù)以外的數(shù)據(jù)寫(xiě)回所述第一存儲(chǔ)器，所述交集數(shù)據(jù)為所述第i計(jì)算數(shù)據(jù)中交集有效指示位對(duì)應(yīng)的數(shù)據(jù)。

另一方面，本申請(qǐng)實(shí)施例提供了一種通信芯片，所述通信芯片中設(shè)置有如上述方面所述的LDPC譯碼器。

另一方面，本申請(qǐng)實(shí)施例提供了一種通信設(shè)備，所述通信設(shè)備包括處理器、存儲(chǔ)器以及收發(fā)器，所述處理器分別與所述收發(fā)器和所述存儲(chǔ)器相連；

所述處理器包括如上述方面所述的通信芯片。

本申請(qǐng)實(shí)施例提供的技術(shù)方案至少包括如下有益效果：