[發明專利]一種多位脈沖鎖存器電路

有效

• 申請號: 202011020794.X
• 申請日: 2020-09-24
• 公開（公告）號: CN112217498B
• 公開（公告）日: 2023-04-14
• 發明（設計）人: 劉志英;江心標;劉文成;張珂珂;譚麗萍
• 申請（專利權）人: 聯暻半導體（山東）有限公司
• 主分類號: H03K5/135
• 分類號: H03K5/135
• 代理公司: 濟南誠智商標專利事務所有限公司 37105
• 代理人: 李修杰

本發明公開了一種多位脈沖鎖存器電路，包括脈沖發生器、多顆鎖存器和掃描測試電路，所述脈沖發生器的輸出端分別與多顆鎖存器的時鐘輸入端連接，每個鎖存器的輸入端均連接一個掃描測試電路，所述的多顆鎖存器之間經過掃描測試電路串聯連接，位于串聯連接的最后鎖存器的輸出端連接有與門；所述掃描測試電路具有數據輸入功能和掃描輸入功能，當掃描測試電路進行數據輸入時多位脈沖鎖存器電路啟動測試功能模式，當掃描測試電路進行掃描輸入時多位脈沖鎖存器電路啟動掃描鏈功能模式。本發明不僅具有掃描和測試功能，而且降低了脈沖鎖存器電路實現的復雜度。

技術領域

本發明涉及一種多位脈沖鎖存器電路，屬于電子電路技術領域。

背景技術

觸發器和鎖存器是數字電路設計中經常用到的帶存儲功能的單元，由于兩者的機理不同，在電路設計中的應用場景也不同。觸發器單元是在時鐘沿上升或下降沿，對輸入的數據進行采樣，存儲的數據發生變化，其他時間數據保持穩定。鎖存器單元是當使能信號為高或者低時，對輸入的數據進行采樣，存儲的數據發生變化，使能信號無效時輸出保持穩定。

時鐘沿觸發的寄存器單元，由于設計方式統一、時序檢查簡單易實現、工具支持度高等特點，在集成電路設計領域占據了主導地位。與之相比，電平觸發的鎖存器單元，雖然面積更小，功耗更少，卻因為設計流程不統一、時序檢查復雜、工具支持度不好等缺點而沒有得到更廣泛的應用。對觸發器單元來說，前一個時鐘沿的數據需要在建立時間之前到達觸發器，當前時鐘沿的數據需要在保持時間之后到達觸發器。如圖1所示，對鎖存器單元來說，前一個使能有效存儲的數據需要在建立時間之前到達鎖存器，當前使能有效采樣的數據需要在保持時間之后到達鎖存器，也就是數據在上一級鎖存器使能有效后輸出，在使能有效結束后的一小段時間后才可以到達下一級鎖存器。若我們使用的是50％占空比的時鐘信號來驅動電路，那么對鎖存器電路來說，保持時間會將是半個周期稍多一點的時間，這個保持時間會非常難滿足。脈沖鎖存器單元在鎖存器電路的基礎上加了一個脈沖生成電路，用于生成一個窄的脈沖信號，以減少需滿足的保持時間。

脈沖鎖存器電路對脈沖生成電路的負載有確定的要求，以滿足到達鎖存器的時鐘信號的完整性。脈沖生成電路的負載包含兩部分，一部分是鎖存器的輸入電容，這部分是單個鎖存器的輸入電容與鎖存器個數的乘積，另一部分是走線的電容，這一部分是不確定的。一方面是距離的遠近會影響電容值，另一方面信號間的干擾對電容值也有影響。因為脈沖生成電路生成的脈沖信號是不可調的，需要針對每一個脈沖生成電路和它所驅動的鎖存器電路去計算脈沖生成電路的負載，并以此判斷時鐘是否滿足要求，這些不確定性造成了鎖存器電路實現上的復雜度。

如圖2所示，由于脈沖發生器會占據一定的面積，同樣引起一定的功耗，它所負載的鎖存器數量越多，整體算下來每個存儲單元的平均面積和功耗會越低。外置脈沖生成器的方案，雖然可以增加脈沖生成器的負載數量，但負載多會造成時鐘信號失真，不能滿足最小脈沖寬度，從而引起數據傳輸錯誤。尤其是對于物理實現工具來說，負載數量的多少，距離的遠近，都會對脈沖信號造成影響。另一方面，為了讓工具識別出脈沖生成器，計算出脈沖生成器所輸出的脈沖寬度，并以此對鎖存器進行正確的時序檢查需要對工具非常熟悉以及具備豐富的時序檢查經驗。因此，以上幾點增大了脈沖鎖存器電路實現的復雜度。

發明內容

為了解決上述問題，本發明提出了一種多位脈沖鎖存器電路，能夠降低脈沖鎖存器電路實現的復雜度。

本發明解決其技術問題采取的技術方案是：

本發明實施例提供的一種多位脈沖鎖存器電路，包括脈沖發生器、多顆鎖存器和掃描測試電路，所述脈沖發生器的輸出端分別與多顆鎖存器的時鐘輸入端連接，每個鎖存器的輸入端均連接一個掃描測試電路，所述的多顆鎖存器之間經過掃描測試電路串聯連接，位于串聯連接的最后鎖存器的輸出端連接有與門；所述掃描測試電路具有數據輸入功能和掃描輸入功能，當掃描測試電路進行數據輸入時多位脈沖鎖存器電路啟動測試功能模式，當掃描測試電路進行掃描輸入時多位脈沖鎖存器電路啟動掃描鏈功能模式。