[發(fā)明專利]基于FPGA的嵌入式數(shù)據(jù)緩存系統(tǒng)

在審

• 申請?zhí)枺?/td>: 202011016309.1
• 申請日: 2020-09-24
• 公開（公告）號: CN112347029A
• 公開（公告）日: 2021-02-09
• 發(fā)明（設(shè)計(jì)）人: 蒲鶴升;彭祥吉
• 申請（專利權(quán)）人: 深圳市紫光同創(chuàng)電子有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06F12/0875;G06F12/0877
• 代理公司: 深圳國新南方知識產(chǎn)權(quán)代理有限公司 44374
• 代理人: 周雷

1.一種基于FPGA的嵌入式數(shù)據(jù)緩存系統(tǒng)，其特征在于，包括FPGA軟核、DDR控制器和Dcache模塊，所述FPGA軟核與所述DDR控制器、所述Dcache模塊通過總線通信連接；

所述DDR控制器用于對外部DDR的數(shù)據(jù)訪問；

所述Dcache模塊用于緩存所述FPGA軟核讀取或?qū)懭氲臄?shù)據(jù)；

所述FPGA軟核通過所述Dcache模塊采用直接映射方式讀取數(shù)據(jù)或?qū)懭霐?shù)據(jù)。

2.根據(jù)權(quán)利要求1所述的基于FPGA的嵌入式數(shù)據(jù)緩存系統(tǒng)，其特征在于，所述Dcache模塊包括Tag存儲體、Cache存儲體和Cache控制器，所述Tag存儲體與地址總線連接，所述Cache存儲體與數(shù)據(jù)總線連接，所述Cache控制器判斷所述Tag存儲體中的數(shù)據(jù)地址是否與所述FPGA軟核提供的數(shù)據(jù)地址匹配，如是則所述FPGA軟核讀取或?qū)懭氲臄?shù)據(jù)存儲在所述Cache存儲體中。

3.根據(jù)權(quán)利要求2所述的基于FPGA的嵌入式數(shù)據(jù)緩存系統(tǒng)，其特征在于，所述Cache存儲體采用1路、512個(gè)緩存行、每個(gè)緩存行4個(gè)32bit指令的存儲結(jié)構(gòu)。

4.根據(jù)權(quán)利要求3所述的基于FPGA的嵌入式數(shù)據(jù)緩存系統(tǒng)，其特征在于，所述緩存行包括Valid位和Dirty位，所述Dirty位用于判斷緩存行中的數(shù)據(jù)是否更新。

5.根據(jù)權(quán)利要求1所述的基于FPGA的嵌入式數(shù)據(jù)緩存系統(tǒng)，其特征在于，所述FPGA軟核進(jìn)行讀取數(shù)據(jù)或?qū)懭霐?shù)據(jù)時(shí)，讀取或?qū)懭氲臄?shù)據(jù)地址劃分為三段，包括Tag段、Index段和DATA Index段，其中，

若所述FPGA軟核的Tag地址與所述Dcache模塊的Tag地址一致，則表示命中；

若所述FPGA軟核的Index地址與所述Dcache模塊的Index地址一致，則表示選中對應(yīng)的緩存行；

若所述FPGA軟核的DATA Index地址與所述Dcache模塊的DATA Index地址一致，則表示選中對應(yīng)的32位數(shù)據(jù)。

6.根據(jù)權(quán)利要求5所述的基于FPGA的嵌入式數(shù)據(jù)緩存系統(tǒng)，其特征在于，所述讀取數(shù)據(jù)包括，

S11、所述FPGA軟核發(fā)送數(shù)據(jù)讀取請求；

S12、所述Dcache模塊接收數(shù)據(jù)讀取請求，并判斷Tag是否命中；

S13、若命中，將所述Dcache模塊中的數(shù)據(jù)寫入所述FPGA軟核；

S14、若未命中，判斷當(dāng)前緩存行的Dirty位是否為1；若是，執(zhí)行步驟S15，若否，執(zhí)行步驟S16；

S15、根據(jù)當(dāng)前緩存行的Tag地址，將所述Dcache模塊中的數(shù)據(jù)回寫至DDR中；

S16、將DDR中的數(shù)據(jù)讀取到所述Dcache模塊，再將所述Dcache模塊讀取的數(shù)據(jù)輸入所述FPGA軟核。

7.根據(jù)權(quán)利要求5所述的基于FPGA的嵌入式數(shù)據(jù)緩存系統(tǒng)，其特征在于，所述寫入數(shù)據(jù)包括，

S21、所述FPGA軟核發(fā)送數(shù)據(jù)寫入請求，

S22、所述Dcache模塊接收數(shù)據(jù)寫入請求，并判斷Tag是否命中；

S23、若命中、且Dirty位為0，將所述FPGA軟核的數(shù)據(jù)寫入所述Dcache模塊；

S24、若未命中，判斷當(dāng)前緩存行的Dirty位是否為1；若是，執(zhí)行步驟S25，若否，執(zhí)行步驟S26；

S25、根據(jù)當(dāng)前緩存行Tag的地址，將所述Dcache模塊中的數(shù)據(jù)寫入DDR中；再將DDR中地址與所述FPGA軟核的Tag地址對應(yīng)塊的數(shù)據(jù)寫入所述Dcache模塊；

S26、將DDR中地址與所述FPGA軟核的Tag地址對應(yīng)塊的數(shù)據(jù)寫入所述Dcache模塊，并將Dirty位置1。