[發明專利]高速外設系統及其控制方法

有效

• 申請號: 202011012754.0
• 申請日: 2020-09-23
• 公開（公告）號: CN112213622B
• 公開（公告）日: 2023-04-28
• 發明（設計）人: 蔡尚達;彭成斌;劉釗
• 申請（專利權）人: 博流智能科技（南京）有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 上海金盛協力知識產權代理有限公司 31242
• 代理人: 王松

本發明揭示了一種高速外設系統及其控制方法，所述高速外設系統包括第一芯片及第二芯片，所述第一芯片連接所述第二芯片；所述第一芯片包括第一發射器、第一接收器、時鐘發生器、時鐘調整器、至少一發射緩沖單元、至少一發射延時調整器、至少一接收緩沖單元及至少一接收延時調整器；所述第二芯片包括第二接收器及第二發射器。本發明提出的高速外設系統及其控制方法，可在低成本的前提下提高延時量測精度。

技術領域

本發明屬于微電子技術領域，涉及一種外設系統，尤其涉及一種高速外設系統及其控制方法。

背景技術

隨著半導體不斷演進，許多半導體組件都朝向專業分工的發展；例如市面上常見的內存、存儲等芯片和主芯片通常是分開的，最后利用外設接口將各芯片連接在一起。與此同時，近年消費性電子產品的快速發展，為了提升用戶體驗，使得軟件應用功能越來越多，計算延時也要求越來越短，因此主芯片利用外設接口在各芯片中傳輸數據的帶寬要求越來越高。

常見的方式是利用提高外設接口時鐘和增加更多引腳的方式來達成，但是提高時鐘后，每一筆數據接收的最佳時間窗口就縮小了；而多引腳間的延時因為半導體的量產特性，在每一顆芯片上的延時并不相同。此外，當芯片工作溫度或電壓調整時也會導致不匹配，如何在高速外設接口正確傳輸數據變成芯片設計的一大痛點。盡管市面上的內存或存儲芯片大多都宣稱能夠支持高性能的傳輸，但是實際量產時常常因為封裝或印刷電路板上的走線不匹配，導致量產無法達到宣稱的最高傳輸性能。

圖1為現有主芯片與副芯片的連接示意圖；請參閱圖1，外設接口一般由時鐘引腳和多個數據引腳所組成，主芯片產生時鐘給副芯片，同時透過主芯片的發射器發送指令給副芯片的接收器，副芯片收到指令并解析是寫入或讀取的指令，若是寫入的指令則持續利用副芯片接收器接收數據，若是讀取的數據則利用副芯片的發射器傳送數據回主芯片，最終由主芯片接收器接收數據。

圖2為一個主芯片寫入數據的示意圖；主芯片在0T送出寫入指令，并在1T和2T處送出資料，副芯片在0.5T收到指令后在1.5T和2.5T處各收到一筆資料。

圖3為一個主芯片讀取數據的示意圖；主芯片在0T發送讀取指令，副芯片在0.5T收到指令后在1T時間回傳數據，主芯片在1.5T和2.5T處各讀到一筆資料。

以下列出實際量產芯片外設接口無法在高速工作的成因:

(1)多引腳延遲不匹配。隨著時鐘頻率的上升，每一個時鐘的周期也縮得越來越小，此時主芯片和副芯片的聯機延時就被放大了。圖4是一個主芯片透過多引腳高速寫入副芯片的示意圖，在副芯片看到的訊號，因為每一個引腳和走線的延時不完全對齊，造成副芯片無法在同一時鐘正確接收到數據的每一個比特。

(2)接收延時飄移。主芯片讀取數據的延時主要有兩個組成，副芯片收到指令后需要邏輯運算才能取出相對應的數據，再透過引腳走線回主芯片。一般副芯片手冊只會定義芯片內部的最大延時，但是實際副芯片的真正的延時沒有很好的手段量測出來，并且引腳上的接收延時會隨著制程飄移，工作環境溫度高低、電壓高低、時鐘快慢，而產生變化；由于高速外設的周期很短，一旦延時有飄移，就會讓主芯片沒辦法在設計的時間點取到數據。例如圖5原本主芯片設計在2T讀取到副芯片回傳的數據，可是實際上接收延時往后飄移后，需要等到2.5T才能正確讀取數據。

(3)傳送延時飄移。圖6是一個外設接口的示意圖，主芯片設計在時鐘0T送出指令，而副芯片在0.5T取指令，1.5和2.5T取數據的，但是真實的副芯片看到訊號經過引腳走線，若傳送延時正好在0.5T交會處前后飄移，則副芯片每次在0.5T，1.5T，2.5T取數據時，會取到正在轉換不穩定的數據而發生錯誤。

有鑒于此，如今迫切需要設計一種新的高速外設系統，以便克服現有高速外設系統存在的上述至少部分缺陷。

發明內容

本發明提供一種高速外設系統及其控制方法，可在低成本的前提下提高延時量測精度。