[發明專利]一種提高溝槽MOSFET元胞密度的工藝方法及溝槽MOSFET結構

有效

• 申請號: 202011005205.0
• 申請日: 2020-09-22
• 公開（公告）號: CN112103186B
• 公開（公告）日: 2022-03-15
• 發明（設計）人: 潘光燃;胡瞳騰
• 申請（專利權）人: 深圳市芯電元科技有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/768;H01L21/8234;H01L23/48;H01L27/088;H01L29/36;H01L29/786
• 代理公司: 深圳市中融創智專利代理事務所(普通合伙) 44589
• 代理人: 葉垚平;李立

本發明公開了一種提高溝槽MOSFET元胞密度的工藝方法及溝槽MOSFET結構，包括以下步驟：步驟S4：淀積多晶硅，去除所述溝槽之外的多晶硅，去除所述第一氮化硅，在外延層中形成第一摻雜區和第三摻雜區，淀積第二氮化硅，刻蝕所述第二氮化硅，在所述多晶硅的側壁形成側墻，所述多晶硅的左、右側壁形成的側墻的寬度相等；步驟S5：在第一摻雜區中注入硼原子或磷原子形成第二摻雜區，所述第二摻雜區的摻雜濃度為第一摻雜區的摻雜濃度的20?100倍，去除所述側墻，去除凸出于第一氧化層表面之上的多晶硅，淀積介質層并去除設定區域的介質層和硅，形成源區接觸孔。本發明提供的提高溝槽MOSFET元胞密度的工藝方法及溝槽MOSFET結構具有可實現更均勻的閾值電壓和導通電阻等優點。

技術領域

本發明涉及半導體技術領域，尤其涉及一種提高溝槽MOSFET元胞密度的工藝方法及溝槽MOSFET結構。

背景技術

MOSFET芯片是一種分立器件，屬于半導體功率器件范疇，與集成電路同屬于半導體芯片領域，MOSFET的最關鍵指標參數包括擊穿電壓(特指漏源擊穿電壓)、導通電阻和閾值電壓(口語中也稱之為開啟電壓)，通常情況下，擊穿電壓越大越好，導通電阻越小越好。為實現其標稱的擊穿電壓，MOSFET芯片內部結構中都采用特定電阻率、特定厚度的外延層來承壓，通常所需實現的擊穿電壓越高，外延層的電阻率或(和)厚度也就越大，芯片的單位面積的導通電阻隨之也越大，所以說，單位面積的導通電阻與擊穿電壓是一對互為矛盾的參數；最大程度的減小MOSFET芯片的導通電阻，是芯片研發工程師最重要的工作之一，為減小MOSFET芯片的導通電阻，最直接的方法是增大芯片的面積，但這種方法也最直接的增加了芯片的成本，所以說，最大程度的改善單位面積的導通電阻，才是芯片研發工程師的職責所在。

現有技術的缺點：在采用光刻、刻蝕的工藝方法形成源區接觸孔m的制程中，光刻工藝總是存在一定精度的對準偏差，即實踐工藝中的源區接觸孔m不完全處于相鄰溝槽c之間的中軸線位置，因此對源區接觸孔m所在區域進行離子注入形成的第二摻雜區k也不位于相鄰溝槽c之間的中軸線位置，即第二摻雜區k的左右邊沿至對應溝槽c的距離(X1與X2)不相等，因此源區接觸孔m的左、右邊沿至對應的溝槽c邊沿的P型導電通道的電阻值不相等，導致MOSFET芯片的雪崩電流特性變差，閾值電壓和導通電阻不均勻等一系列問題。

正因為如此，現有技術中MOSFET芯片的元胞密度不能設計得太高(元胞密度越高，意味著X1和X2的設計值就越小，當源區接觸孔光刻存在較小的對準偏差時，就會導致X1與X2嚴重不對等，芯片的性能下降甚至功能失效)，現有技術中的MOSFET因受此因素局限所以其單位面積的導通電阻不能做得更小。

發明內容

本發明提供了一種提高溝槽MOSFET元胞密度的工藝方法及溝槽MOSFET結構，旨在解決芯片單位面積的導通電阻大的問題。

為了解決上述技術問題，本發明提供提供了一種提高溝槽MOSFET元胞密度的工藝方法，包括以下步驟：

步驟S1：在襯底的表面形成外延層；

步驟S2：在所述外延層的表面形成硬掩膜，所述硬掩膜包括第一氧化層、第二氧化層和第一氮化硅，所述第一氧化層形成在所述外延層的表面，所述第一氮化硅形成在所述第一氧化層的表面，所述第二氧化層形成在所述第一氮化硅的表面；

步驟S3：在所述外延層中形成溝槽，去除所述第二氧化層，在所述溝槽的表面生長柵氧化層；

步驟S4：淀積多晶硅，去除所述溝槽之外的多晶硅，去除所述第一氮化硅，在外延層中形成第一摻雜區和第三摻雜區，淀積第二氮化硅，刻蝕所述第二氮化硅，在所述多晶硅的側壁形成側墻，所述多晶硅的左、右側壁形成的側墻的寬度相等；