[發明專利]半導體存儲器件和制造該半導體存儲器件的方法

在審

• 申請號: 202010984502.8
• 申請日: 2020-09-18
• 公開（公告）號: CN112542467A
• 公開（公告）日: 2021-03-23
• 發明（設計）人: 丁相勛;洪祥準;沈善一;金坰顯;文彰燮
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/11582
• 分類號: H01L27/11582;H01L27/11565
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 翟然

本發明構思提供了半導體存儲器件及其制造方法。該半導體存儲器件包括堆疊結構，該堆疊結構包括依次堆疊在包括單元陣列區域和延伸區域的襯底上的水平電極、以及在水平電極之間的水平絕緣層。該半導體存儲器件還可以包括穿透堆疊結構的垂直結構，垂直結構中的第一垂直結構在單元陣列區域上，并且垂直結構中的第二垂直結構在延伸區域上。每個垂直結構包括溝道層以及依次堆疊在溝道層的側壁上的隧穿絕緣層、電荷存儲層和阻擋絕緣層。第一垂直結構的電荷存儲層包括電荷存儲圖案，電荷存儲圖案在垂直于襯底的頂表面的方向上彼此間隔開且水平絕緣層插置在其間。第二垂直結構的電荷存儲層沿著水平電極的側壁和水平絕緣層的側壁延伸。

技術領域

本發明構思的實施方式涉及半導體存儲器件，更具體地，涉及三維(3D)非易失性存儲器件和制造該3D非易失性存儲器件的方法。

背景技術

半導體器件已高度集成以提供改善的性能和一般較低的制造成本。半導體器件的集成密度可以直接影響半導體器件的成本，從而導致對高度集成的半導體器件的需求通常較高。典型的二維(2D)或平面半導體器件的集成密度可以由存儲單元單位的面積決定。因此，典型的2D或平面半導體器件的集成密度可以受到用于形成精細圖案的技術影響。然而，因為用于形成精細圖案的設備可以是昂貴的，所以2D半導體器件的集成密度繼續增加，但會受到限制。已經開發出包括三維布置的存儲單元的三維(3D)半導體存儲器件來克服上述限制。

發明內容

本發明構思的實施方式可以提供具有提高的可靠性的半導體存儲器件和制造該半導體存儲器件的方法。

在一些實施方式中，一種半導體存儲器件可以包括堆疊結構，該堆疊結構包括依次堆疊在包括單元陣列區域和延伸區域的襯底上的水平電極、以及在水平電極之間的水平絕緣層。該半導體存儲器件還可以包括穿透堆疊結構的垂直結構，垂直結構中的第一垂直結構在單元陣列區域上，并且垂直結構中的第二垂直結構在延伸區域上。每個垂直結構可以包括溝道層以及依次堆疊在溝道層的側壁上的隧穿絕緣層、電荷存儲層和阻擋絕緣層。第一垂直結構的電荷存儲層可以包括電荷存儲圖案，電荷存儲圖案在垂直于襯底的頂表面的方向上彼此間隔開且水平絕緣層插置在其間。第二垂直結構的電荷存儲層可以沿著水平電極的側壁和水平絕緣層的側壁延伸。

在一些實施方式中，一種半導體存儲器件可以包括堆疊結構，該堆疊結構包括依次堆疊在包括單元陣列區域和延伸區域的襯底上的水平電極、以及在水平電極之間的水平絕緣層。該半導體存儲器件還可以包括穿透堆疊結構的垂直結構。每個垂直結構可以包括溝道層以及依次堆疊在溝道層的側壁上的隧穿絕緣層、電荷存儲層和阻擋絕緣層。每個水平電極可以包括在單元陣列區域上的單元部分和在延伸區域上的延伸部分。相對于作為基準的襯底的頂表面，延伸部分的頂表面可以位于比單元部分的頂表面高的高度處，以及相對于作為基準的襯底的頂表面，延伸部分的底表面可以位于比單元部分的底表面低的高度處。

在一些實施方式中，一種半導體存儲器件可以包括：堆疊結構，每個堆疊結構包括在第一方向上延伸并依次堆疊在包括單元陣列區域和延伸區域的襯底上的水平電極、以及在水平電極之間的水平絕緣層，堆疊結構在垂直于第一方向的第二方向上彼此間隔開；在堆疊結構之間的分隔圖案；穿透堆疊結構的垂直結構，垂直結構包括在單元陣列區域上的第一垂直結構和在延伸區域上的第二垂直結構；連接到垂直結構的上部的接觸；以及在接觸上的位線。每個垂直結構可以包括：填充層；在填充層的側壁上的溝道層；依次堆疊在溝道層的側壁上的隧穿絕緣層、電荷存儲層和阻擋絕緣層；以及在溝道層的頂表面上的墊圖案。第一垂直結構的電荷存儲層可以包括電荷存儲圖案，電荷存儲圖案在垂直于襯底的頂表面的方向上彼此間隔開且水平絕緣層插置在其間。第二垂直結構的電荷存儲層可以沿著水平電極的側壁和水平絕緣層的側壁延伸。