[發明專利]形成半導體器件的方法

在審

• 申請號: 202010981181.6
• 申請日: 2020-09-17
• 公開（公告）號: CN112530870A
• 公開（公告）日: 2021-03-19
• 發明（設計）人: 游國豐;蔡俊雄;陳建豪;王宏杏;許智育
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

一種方法包括：分別在第一半導體區和第二半導體區上方形成第一柵極電介質和第二柵極電介質；沉積含鑭層，該含鑭層包括分別與第一柵極電介質和第二柵極電介質重疊的第一部分和第二部分；以及沉積硬掩模，硬掩模包括分別與含鑭層的第一部分和第二部分重疊的第一部分和第二部分。該硬掩模不含鈦和鉭。該方法還包括形成圖案化的蝕刻掩模以覆蓋硬掩模的第一部分，其中硬掩模的第二部分暴露；去除硬掩模的第二部分和含鑭層的第二部分；以及執行退火以將含鑭層的第一部分中的鑭驅入第一柵極電介質中。本發明的實施例還涉及形成半導體器件的方法。

技術領域

本發明的實施例涉及形成半導體器件的方法。

背景技術

金屬氧化物半導體(MOS)器件通常包括金屬柵極，金屬柵極形成為解決常規多晶硅柵極中的多晶硅耗盡效應。當所施加的電場將載流子從靠近柵極電介質的柵極區清除時發生多晶硅耗盡效應，形成耗盡層。在n摻雜的多晶硅層中，耗盡層包括電離的非移動供體位點，其中在p摻雜的多晶硅層中，耗盡層包括電離的非移動受體位點。耗盡效應導致有效柵極電介質厚度的增加，使得更難在半導體表面處產生反型層。

金屬柵極可以包括多個層，使得可以滿足NMOS器件和PMOS器件的不同要求。金屬柵極的形成通常包括去除偽柵極堆疊件以形成溝槽，沉積延伸到溝槽中的多個金屬層，形成金屬區以填充溝槽的剩余部分，以及然后執行化學機械拋光(CMP)工藝以去除金屬層的多余部分。金屬層的剩余部分和金屬區形成金屬柵極。

發明內容

本發明的實施例提供了一種形成半導體器件的方法，包括：分別在第一半導體區和第二半導體區上方形成第一柵極電介質和第二柵極電介質；沉積含鑭層，所述含鑭層包括分別與所述第一柵極電介質和所述第二柵極電介質重疊的第一部分和第二部分；沉積硬掩模，所述硬掩模包括分別與所述含鑭層的第一部分和第二部分重疊的第一部分和第二部分，其中，所述硬掩模不含鈦和鉭；形成圖案化的蝕刻掩模以覆蓋所述硬掩模的第一部分，其中，所述硬掩模的第二部分暴露；去除所述硬掩模的第二部分和所述含鑭層的第二部分；以及執行退火以將所述含鑭層的第一部分中的鑭驅入所述第一柵極電介質中。

本發明的另一實施例提供了一種形成半導體器件的方法，包括：在第一柵極電介質上方沉積包括第一部分的含摻雜金屬的層；沉積硬掩模，所述硬掩模包括位于所述含摻雜金屬的層的第一部分上方并且與所述含摻雜金屬的層的第一部分接觸的第一部分，其中，整個所述硬掩模由均質材料形成；形成蝕刻掩模，所述蝕刻掩模包括位于所述硬掩模的第一部分上方并且與所述硬掩模的第一部分接觸的第一部分；執行退火工藝以將所述含摻雜金屬的層中的摻雜劑驅入所述第一柵極電介質中；以及去除所述含摻雜金屬的層。

本發明的又一實施例提供了一種形成半導體器件的方法，包括：去除偽柵極堆疊件以在柵極間隔件之間形成溝槽；形成延伸到所述溝槽中的高k介電層；在所述高k介電層上方沉積氧化鑭層；在所述氧化鑭層上方沉積硬掩模，其中，所述硬掩模為單層硬掩模；在所述硬掩模上方形成與所述硬掩模接觸的圖案化的光刻膠；圖案化所述硬掩模和所述氧化鑭層；去除所述硬掩模；去除所述氧化鑭層；以及在所述高k介電層上方形成與所述高k介電層接觸的柵電極。

本申請的實施例提供了用于摻雜高k金屬柵極的方法以用于調節閾值電壓。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該強調，根據工業中的標準實踐，各個部件未按比例繪制并且僅用于說明的目的。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1至圖6、圖7A、圖7B、圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖11、圖12、圖13A、圖13B、圖14、圖15、圖16、圖17A和圖17B示出了根據一些實施例的鰭式場效應晶體管(FinFET)的形成中的中間階段的立體圖和截面圖。

圖18至圖21示出了根據一些實施例的在FinFET的形成中的中間階段的截面圖。