[發明專利]遞歸正弦波合成器的高吞吐量并行架構

在審

• 申請號: 202010978470.0
• 申請日: 2020-09-17
• 公開（公告）號: CN112527242A
• 公開（公告）日: 2021-03-19
• 發明（設計）人: A·巴爾;R·辛格
• 申請（專利權）人: 意法半導體國際有限公司
• 主分類號: G06F7/544
• 分類號: G06F7/544;H03B28/00
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 董莘

1.一種裝置，包括：

第一核心進程，包括：

第一乘法器，被配置為將第一輸入與第一系數相乘；

第二乘法器，被配置為將第二輸入與第二系數相乘；和

第一加法器，被配置為將所述第一乘法器的輸出與所述第二乘法器的輸出求和，以生成第一輸出；

第二核心進程，包括：

第三乘法器，被配置為將第三輸入與第三系數相乘；

第四乘法器，被配置為將第四輸入與第四系數相乘；和

第二加法器，被配置為將所述第三乘法器的輸出與所述第四乘法器的輸出求和，以生成第二輸出；

其中所述第一輸入和所述第三輸入是從所述第二輸出導出的；并且

其中所述第二輸入和所述第四輸入是從所述第一輸出導出的。

2.根據權利要求1所述的裝置，進一步包括：

第三核心進程，包括：

第五乘法器，被配置為將第五輸入與第五系數相乘；

第六乘法器，被配置為將第六輸入與第六系數相乘；和

第三加法器，被配置為將所述第五乘法器的輸出與所述第六乘法器的輸出求和，以生成第三輸出；

其中所述第一輸入、所述第三輸入和所述第五輸入是從所述第二輸出導出的；并且

其中所述第二輸入、所述第四輸入和所述第六輸入是從所述第一輸出導出的。

3.根據權利要求2所述的裝置，其中所述第一輸出和所述第三輸出是第一數字正弦波信號的連續數字值。

4.根據權利要求3所述的裝置，進一步包括并行到串行轉換器，所述并行到串行轉換器被配置為串行地輸出所述第一輸出和所述第三輸出的所述連續數字值。

5.根據權利要求2所述的裝置，其中所述第二輸出是第二數字正弦波信號的數字值，所述第二數字正弦波信號與所述第一數字正弦波信號具有相同的頻率，但在相位上偏移。

6.根據權利要求2所述的裝置，進一步包括：

第一延遲元件，被配置為存儲所述第一輸出，并且生成所述第二輸入和所述第四輸入；和

第二延遲元件，被配置為存儲所述第二輸出，并且生成所述第一輸入和所述第三輸入。

7.根據權利要求6所述的裝置，其中所述第一延遲元件和所述第二延遲元件中的每個延遲元件是多位數字寄存器。

8.根據權利要求7所述的裝置，其中每個多位數字寄存器由D型觸發器形成。

9.根據權利要求8所述的裝置，其中所述D型觸發器由相同的時鐘信號進行時鐘控制。

10.根據權利要求1所述的裝置，其中所述第一輸出是第一數字正弦波信號的數字值。

11.根據權利要求10所述的裝置，其中所述第二輸出是第二數字正弦波信號的數字值，所述第二數字正弦波信號與所述第一數字正弦波信號具有相同的頻率，但在相位上偏移。

12.根據權利要求1所述的裝置，進一步包括：

第一延遲元件，被配置為存儲所述第一輸出，并且生成所述第二輸入和所述第四輸入；和

第二延遲元件，被配置為存儲所述第二輸出，并且生成所述第一輸入和所述第三輸入。

13.根據權利要求12所述的裝置，其中所述第一延遲元件和所述第二延遲元件中的每個延遲元件是多位數字寄存器。

14.根據權利要求13所述的裝置，其中每個多位數字寄存器由D型觸發器形成。

15.根據權利要求14所述的裝置，其中所述D型觸發器由相同的時鐘信號進行時鐘控制。