[發(fā)明專利]提供參考電壓或電流的系統(tǒng)和方法

有效

• 申請?zhí)枺?/td>: 202010960014.3
• 申請日: 2017-03-10
• 公開（公告）號: CN112051886B
• 公開（公告）日: 2022-06-14
• 發(fā)明（設(shè)計(jì)）人: 宋超;K·王
• 申請（專利權(quán)）人: 高通股份有限公司
• 主分類號: G05F3/26
• 分類號: G05F3/26
• 代理公司: 北京市金杜律師事務(wù)所 11256
• 代理人: 董莘

1.一種電流鏡電路，包括：

第一部分，包括：第一二極管連接的晶體管和第二二極管連接的晶體管，所述第一二極管連接的晶體管和所述第二二極管連接的晶體管形成第一二極管連接的成對的晶體管，所述第一二極管連接的晶體管具有耦合到第一功率水平的源極端子，以及第一晶體管，所述第一晶體管具有柵極端子，所述第一晶體管的所述柵極端子耦合到所述第一二極管連接的晶體管的所述柵極端子；

第二部分，包括第三二極管連接的晶體管和第四二極管連接的晶體管，所述第三二極管連接的晶體管和所述第四二極管連接的晶體管形成第二二極管連接的成對的晶體管，所述第四二極管連接的晶體管具有耦合到第二功率水平的源極端子；以及

第二晶體管，具有耦合到所述第一部分的第一端子、耦合到第一電阻器的第一端子的第二端子、以及耦合到所述第三二極管連接的晶體管的柵極端子的柵極端子，所述第一電阻器具有耦合到所述第二功率水平的第二端子，其中所述第一部分或所述第二部分中的至少一個部分包括NMOS晶體管和PMOS晶體管，所述NMOS晶體管和所述PMOS晶體管代表所述電流鏡電路的下游電路的PMOS和NMOS晶體管。

2.根據(jù)權(quán)利要求1所述的電流鏡電路，其中所述第一二極管連接的成對的晶體管包括NMOS晶體管以及PMOS晶體管，其中所述第二二極管連接的成對的晶體管包括NMOS晶體管。

3.根據(jù)權(quán)利要求2所述的電流鏡電路，其中所述第二二極管連接的成對的晶體管進(jìn)一步包括PMOS晶體管。

4.根據(jù)權(quán)利要求1所述的電流鏡電路，進(jìn)一步包括放置在所述第一晶體管的漏極端子處的參考電壓端子。

5.根據(jù)權(quán)利要求3所述的電流鏡電路，其中所述第一晶體管的驅(qū)動強(qiáng)度與所述第一二極管連接的成對的晶體管的驅(qū)動強(qiáng)度的比率是1/X，其中所述第二晶體管的所述驅(qū)動強(qiáng)度與所述第二二極管連接的成對的晶體管的驅(qū)動強(qiáng)度的比率是1/X。

6.根據(jù)權(quán)利要求1所述的電流鏡電路，其中所述電流鏡電路與數(shù)控振蕩器和所述數(shù)控振蕩器的電源被放置在相同的半導(dǎo)體芯片上，其中所述電源被配置為產(chǎn)生電源電壓，所述電源電壓對應(yīng)于來自所述電流鏡電路的參考電壓，并且其中所述數(shù)控振蕩器被配置為接收所述電源電壓。

7.根據(jù)權(quán)利要求3所述的電流鏡電路，其中所述第一電阻器和所述第一晶體管與所述第一二極管連接的成對的晶體管串聯(lián)耦合，其中第二電阻器和所述第二晶體管與所述第二二極管連接的成對的晶體管串聯(lián)耦合。

8.根據(jù)權(quán)利要求2所述的電流鏡電路，進(jìn)一步包括具有第三晶體管的啟動電路，所述第三晶體管具有漏極端子和源極端子，所述第三晶體管的所述漏極端子與所述第一功率水平耦合，所述第三晶體管的所述源極端子與所述第一晶體管的所述漏極端子耦合以及與所述第二二極管連接的成對的晶體管的所述PMOS晶體管的源極端子耦合。

9.根據(jù)權(quán)利要求1所述的電流鏡電路，其中所述第一部分或所述第二部分中的至少一個部分的所述NMOS晶體管和所述PMOS晶體管具有與所述下游電路的所述PMOS和所述NMOS晶體管相似的工藝和溫度變化特性。

10.根據(jù)權(quán)利要求1所述的電流鏡電路，其中所述電流鏡電路提供的輸出電壓對所述PMOS和所述NMOS晶體管的晶體管工藝變化進(jìn)行補(bǔ)償。