[發明專利]集成電路及包括集成電路的系統

在審

• 申請號: 202010955339.2
• 申請日: 2020-09-11
• 公開（公告）號: CN113824430A
• 公開（公告）日: 2021-12-21
• 發明（設計）人: 古斯塔夫·勞布三世
• 申請（專利權）人: 瞻博網絡公司
• 主分類號: H03K3/012
• 分類號: H03K3/012
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 王紅艷

本發明涉及一種集成電路和包括集成電路的系統。描述了利用輸入和/或輸出包裝器鏈內的內部狀態機驅動的邏輯元件(例如，觸發器)的集成電路，該輸入和/或輸出包裝器鏈用于對集成電路的內部核心邏輯進行測試。集成電路內的包裝器鏈中的一個或多個單獨邏輯元件被實現為多觸發器狀態機、而非單數字翻轉觸發器。作為多觸發器狀態機，包裝器鏈中的每個增強邏輯元件可被單獨配置為輸出預選擇的值，以使狀態機驅動的觸發器與可能在集成電路的輸入或輸出包裝器鏈中發生的信號傳輸延遲解除關聯。

技術領域

本公開涉及專用集成電路(ASIC)、集成電路(IC)、以及其他電路。

背景技術

諸如專用集成電路(ASIC)的半導體集成電路(也被稱為“芯片”)包括諸如邏輯門、翻轉觸發器(flip-flop)、以及多路復用器的多種不同類型的邏輯元件。諸如分組處理ASIC的數據處理集成電路包括內部邏輯元件，該內部邏輯元件操作數據并且最終控制數據的流通過芯片。在一些示例中，測試儀執行測試以確定數據是否以預期的方式流經芯片。例如，測試儀將用于輸入的數據傳送至芯片、接收從芯片輸出的數據、并且將從芯片輸出的數據與預期輸出數據進行比較。基于該比較，測試儀可以識別芯片中的一種或多種缺陷。

發明內容

本公開描述了利用用于對集成電路的內部核心邏輯進行測試的輸入和/輸出包裝器鏈(input and/or output wrapper chain)內的內部狀態機驅動邏輯元件(例如，觸發器(flop))的集成電路的示例。如本文描述的，集成電路內的包裝器鏈中的一個或多個單獨邏輯元件實現為對應的多觸發器狀態機、而非單數字翻轉觸發器。而且，包裝器鏈中的每個狀態機驅動邏輯元件(state machine-driven logic element)能夠在一組可編程操作模式中的一種模式下操作，以提供在集成電路的測試期間所期望的行為。

更具體地，作為多觸發器狀態機，包裝器鏈中的每個增強邏輯元件可被單獨配置為輸出預選擇的值，以使狀態機驅動的觸發器與在集成電路的輸入或輸出包裝器鏈中可能發生的信號傳輸延遲解除關聯。在對集成電路的核心邏輯的測試期間，輸入或輸出包裝器鏈中的觸發器通常串聯連接，并且給定的輸入包裝器鏈中的每個觸發器提供至核心邏輯和輸入包裝器鏈中的連續觸發器的輸出。由于輸入包裝器鏈中的連續觸發器之間的慢互連(例如，觸發器之間的帶寬約束的內部電連接、距離等)，所以來自包裝器鏈中的常規觸發器的輸出在短時間段內可能未知(例如，因為觸發器在其輸入處接收數據之前輸出數據)。如本文所述，通過利用對應的狀態機驅動的觸發器替代輸入或輸出包裝器鏈中的一個或多個常規觸發器，本文所述的示例性技術可以提供對慢連接(例如，內部傳輸延遲)的抗擾性，否則，該慢連接會導致輸入或輸出包裝器鏈中的未定義狀態。例如，因為狀態機驅動的觸發器可以被配置為在定義預選擇的輸出值的掃描模式下操作，所以在輸入信號可能由于沿著給定包裝器鏈的掃描路徑的傳輸延遲而不確定時，包裝器鏈中的這些元件的輸出可以與邏輯元件的輸入值解耦。

以這種方式，本文的技術描述了增強式包裝器鏈，在該增強式包裝器鏈中，在沿著掃描路徑的慢互連的接收端處的常規觸發器被附加電路所替代，以便創建本文中被稱為‘狀態機驅動的觸發器’的狀態機驅動的多觸發器邏輯元件。如進一步描述的，在被配置為掃描模式下操作時，狀態機驅動的觸發器不再依賴于來自慢連接的輸入信號，以便狀態機驅動的觸發器在測試的捕獲階段期間操作以捕獲所預期的數據位值。換言之，即使一個或多個慢連接可能存在于輸入或輸出包裝器鏈的掃描路徑中，包裝器鏈中的至少一個觸發器至狀態機驅動的觸發器的轉換也允許核心邏輯在捕獲階段期間捕獲所有預期的輸入數據位值。