[發明專利]帶鐵電或負電容器的半導體器件及其制造方法及電子設備

在審

• 申請號: 202010932030.1
• 申請日: 2020-09-07
• 公開（公告）號: CN112018185A
• 公開（公告）日: 2020-12-01
• 發明（設計）人: 朱慧瓏;黃偉興
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L27/11507
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 倪斌

1.一種半導體器件，包括：

在襯底上形成的柵電極以及源/漏極；

在所述襯底上形成的正電容器，所述正電容器的第一端子電連接至所述柵電極；

在所述襯底上形成的鐵電或負電容器，所述鐵電或負電容器的第一端子電連接至所述柵電極，

其中，所述正電容器和所述鐵電或負電容器中的一個電容器的第二端子電連接至柵電壓施加端子，且所述正電容器和所述鐵電或負電容器中的另一個電容器的第二端子電連接至所述源/漏極。

2.根據權利要求1所述的半導體器件，其中，所述半導體器件包括金屬氧化物半導體場效應晶體管MOSFET。

3.根據權利要求2所述的半導體器件，其中，所述MOSFET是鰭式場效應晶體管FinFET、納米線場效應晶體管或納米片場效應晶體管。

4.根據權利要求2或3所述的半導體器件，其中，所述鐵電或負電容器的電容值的絕對值大于所述正電容器的電容值、所述MOSFET的柵電極與所述源/漏極之間的電容值以及所述MOSFET的柵電極與另一源/漏極之間的電容值之和。

5.根據權利要求4所述的半導體器件，其中，所述MOSFET在300K的溫度下具有小于60mV/dec的亞閾值擺幅。

6.根據權利要求2或3所述的半導體器件，其中，所述鐵電或負電容器的電容值的絕對值小于所述正電容器的電容值、所述MOSFET的柵電極與所述源/漏極之間的電容值以及所述MOSFET的柵電極與另一源/漏極之間的電容值之和。

7.根據權利要求6所述的半導體器件，其中，所述MOSFET的閾值電壓表現出多個不同的數值。

8.根據權利要求1所述的半導體器件，包括：

在所述襯底上形成的有源區；

在所述有源區上形成且與所述有源區相交的柵堆疊，包括柵介質層和柵導體層，其中，所述柵電極從所述柵導體層引出；以及

在所述柵堆疊的相對兩側在所述有源區中形成的源/漏區，其中，所述源/漏極從所述源/漏區之一引出。

9.根據權利要求8所述的半導體器件，其中，

所述正電容器和所述鐵電或負電容器中的所述一個電容器設置在所述柵堆疊上方，且在豎直方向上與所述柵堆疊至少部分地交迭，

所述正電容器和所述鐵電或負電容器中的所述另一個電容器設置在所述源/漏區之一上方，且在所述豎直方向上與所述源/漏區之一至少部分地交迭。

10.根據權利要求8所述的半導體器件，其中，

所述正電容器和所述鐵電或負電容器中的所述一個電容器包括呈U形的第一電介質層、沿所述U形的第一電介質層的側壁和底面延伸的第一極板以及在所述U形的第一電介質層內側形成的第二極板，其中，所述第一極板和所述第二極板在中間夾有所述第一電介質層的情況下彼此相對，所述第一極板電連接至所述柵導體層，所述第二極板電連接至所述柵電壓施加端子，

所述正電容器和所述鐵電或負電容器中的所述另一個電容器包括在所述第一極板靠近所述源/漏區之一的側壁上形成的第二電介質層以及在所述第二電介質層上形成的第三極板，其中，所述第一極板與所述第三極板在中間夾有所述第二電介質層的情況下彼此相對，所述第三極板電連接至所述源/漏區之一。

11.根據權利要求10所述的半導體器件，其中，所述第一極板與所述第二電介質層相鄰的部分相對于所述第一極板的其他部分增厚。