[發明專利]半導體器件及其制作方法

在審

• 申請號: 202010922723.2
• 申請日: 2020-09-04
• 公開（公告）號: CN114141641A
• 公開（公告）日: 2022-03-04
• 發明（設計）人: 黃晨;蔡孟峯
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66;H01L27/108;H01L21/8242
• 代理公司: 華進聯合專利商標代理有限公司 44224
• 代理人: 紀婷婧

本發明涉及一種半導體器件及其制作方法，其中半導體器件包括半導體襯底，半導體襯底包括多個芯片區域以及用于分隔所述芯片區域的切割道；切割道內形成有測試結構，測試結構包括有源區和連接結構，有源區形成于半導體襯底內，連接結構位于有源區的端部，通過連接結構將位于同一列上的多個有源區依次首尾連接；測試結構用于位線接觸電阻測試。本實施例中，半導體器件在切割道內設置有用于測試位線接觸電阻的測試結構，通過位于有源區的端部的連接結構將位于同一列上的多個有源區依次首尾連接，進而得到位于同一列上的多個位線接觸電阻與有源區的阻值之和，解決了因淺溝槽隔離結構異常所導致的測量不準確的問題，提高測試準確度，進而提高產品品質。

技術領域

本發明涉及半導體存儲器件技術領域，尤其涉及一種半導體器件及其制作方法。

背景技術

隨著半導體器件尺寸微縮，17nm的動態隨機存取存儲器(Dynamic Random AccessMemory，DRAM)制程相當于19nm的DRAM而言，存儲單元陣列區和周邊電路區的晶體管的尺寸都越來越小，工藝復雜度越來越高，為了對半導體器件的制造工藝進行監控，以保證半導體器件的可靠性，通常的做法是在半導體器件中形成測試結構(testkey)，用于半導體器件的一些關鍵參數的測試和模擬，以保證半導體器件出廠的質量。

對半導體器件關鍵參數的測試包括半導體器件電阻的測試等。例如，通過進行位線接觸電阻測試，可測試位線接觸插塞與襯底之間的是否接觸良好。但是，由于當前的位線接觸電阻測試結構測試時，有源區之間存在淺溝槽隔離結構，所以當有源區中間的襯底中的淺溝槽隔離結構出現異常時，同樣會導致BLC電阻異常高，因此無法準確反應出位線插塞與襯底之間的接觸情況。

發明內容

本發明提供了一種半導體器件及其制作方法，以解決目前半導體器件中的測試結構無法準確反應接觸情況的問題。

本發明實施例提供了一種半導體器件，包括：

半導體襯底，包括多個芯片區域以及用于分隔所述芯片區域的切割道；

其中，所述切割道內形成有測試結構，所述測試結構包括：

有源區，形成于半導體襯底內；和

連接結構，位于所述有源區的端部，通過所述連接結構將位于同一列上的多個所述有源區依次首尾連接。

所述測試結構用于位線接觸電阻測試。

在其中一個實施例中，所述連接結構包括：

第一連接插塞，位于所述有源區的首部；

第二連接插塞，位于所述有源區的尾部；和

金屬層，位于所述第一連接插塞和所述第二連接插塞上方，將所述第一連接插塞與所述第二連接插塞連接。

在其中一個實施例中，所述連接結構還包括金屬阻擋層，所述金屬阻擋層位于所述第一連接插塞與所述金屬層之間以及所述第二連接插塞和所述金屬層之間。

在其中一個實施例中，位于同一列上的多個所述有源區和多個所述連接結構共同構成“Z”字型測試結構。

在其中一個實施例中，在沿所述有源區延伸的方向上每相鄰兩個所述有源區連接。

在其中一個實施例中，所述測試結構為所述切割道內的多個測試結構之一。

在其中一個實施例中，所述芯片區域為半導體存儲芯片。

基于同一發明構思，本發明實施例還提供了一種半導體器件的制作方法，包括：

提供半導體襯底；

在所述半導體襯底上形成多個芯片區域和切割道；其中，所述切割道內具有多個與所述芯片區域同步形成的有源區；