[發(fā)明專利]一種存儲控制器及其數(shù)據(jù)存儲方法、裝置和存儲介質(zhì)

有效

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• 申請日: 2020-08-28
• 公開（公告）號: CN112015346B
• 公開（公告）日: 2022-06-17
• 發(fā)明（設(shè)計(jì)）人: 孫昊
• 申請（專利權(quán)）人: 北京浪潮數(shù)據(jù)技術(shù)有限公司
• 主分類號: G06F3/06
• 分類號: G06F3/06
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司 11227
• 代理人: 劉志紅

本發(fā)明公開了一種存儲控制器的數(shù)據(jù)存儲方法、裝置、存儲控制器及計(jì)算機(jī)可讀存儲介質(zhì)，該方法包括：存儲控制器獲取存儲事件；若存儲事件為快速事件，則利用快速路徑對存儲事件進(jìn)行處理，將存儲事件中的待存儲數(shù)據(jù)存儲到對應(yīng)的硬盤中；其中，快速路徑為存儲控制器中多個(gè)CPU核心共同處理快速事件的路徑；若存儲事件為慢速事件，則利用慢速路徑對存儲事件進(jìn)行處理，將存儲事件中的待存儲數(shù)據(jù)存儲到對應(yīng)的硬盤中；本發(fā)明通過快速路徑和慢速路徑的設(shè)置，將原本混亂的存儲事件分為相互獨(dú)立的快速事件和慢速事件這兩種事件，使每種事件按照各自的處理速度平穩(wěn)的運(yùn)行處理，提高了存儲控制器的數(shù)據(jù)存儲性能，降低了存儲控制器對數(shù)據(jù)存儲的延時(shí)。

技術(shù)領(lǐng)域

本發(fā)明涉及數(shù)據(jù)存儲技術(shù)領(lǐng)域，特別涉及一種存儲控制器的數(shù)據(jù)存儲方法、裝置、存儲控制器及計(jì)算機(jī)可讀存儲介質(zhì)。

背景技術(shù)

隨著現(xiàn)代社會科技的發(fā)展，服務(wù)器的應(yīng)用越來越廣泛。存儲控制器的功能是接收服務(wù)器的數(shù)據(jù)，然后存儲到與存儲控制器相連接的硬盤上。對于SAN(Storage AreaNetwork，存儲區(qū)域網(wǎng)絡(luò))網(wǎng)絡(luò)，如圖1所示，存儲控制器可以通過FC(Fibre Channel，網(wǎng)狀通道技術(shù))光纖卡的光纖口(即FC口)與服務(wù)器連接，接收和發(fā)送服務(wù)器的數(shù)據(jù)；存儲控制器接收到數(shù)據(jù)后，對數(shù)據(jù)做相應(yīng)的處理，最后把數(shù)據(jù)落到與存儲控制器相連接的硬盤上。

在上述對數(shù)據(jù)存儲的過程中，對存儲控制器的性能有很大的要求。存儲控制器的性能很大程度都在于存儲控制器的CPU(中央處理器)使用情況，當(dāng)前大多數(shù)的存儲控制器都是多核系統(tǒng)，例如intel(英特爾公司)的CPU 2630E5V4的CPU核心數(shù)是10。

現(xiàn)有技術(shù)中，存儲控制器往往利用每個(gè)CPU核心分別對各自對應(yīng)的存儲事件(如IO事件)中需要存儲的數(shù)據(jù)(如IO塊)，以保證存儲的IPOS(即每秒鐘的IO數(shù)量)；而隨著服務(wù)器性能的提升，客戶對存儲的要求已經(jīng)從最初的追求最大IOPS轉(zhuǎn)化到IOPS和延時(shí)并重。因此，如何能夠降低存儲控制器對數(shù)據(jù)存儲的延時(shí)，使存儲控制器能夠利用更快的延時(shí)滿足日益提升的服務(wù)器的能力，是現(xiàn)今急需解決的問題。

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種存儲控制器的數(shù)據(jù)存儲方法、裝置、存儲控制器及計(jì)算機(jī)可讀存儲介質(zhì)，以降低存儲控制器對數(shù)據(jù)存儲的延時(shí)，從而利用更快的延時(shí)滿足日益提升的服務(wù)器的能力。

為解決上述技術(shù)問題，本發(fā)明提供一種存儲控制器的數(shù)據(jù)存儲方法，包括：

存儲控制器獲取存儲事件；其中，所述存儲事件為快速事件或慢速事件，所述快速事件包括IO事件；

若所述存儲事件為所述快速事件，則利用快速路徑對所述存儲事件進(jìn)行處理，將所述存儲事件中的待存儲數(shù)據(jù)存儲到對應(yīng)的硬盤中；其中，所述快速路徑為所述存儲控制器中多個(gè)CPU核心共同處理所述快速事件的路徑；

若所述存儲事件為所述慢速事件，則利用慢速路徑對所述存儲事件進(jìn)行處理，將所述存儲事件中的待存儲數(shù)據(jù)存儲到對應(yīng)的硬盤中；其中，所述慢速路徑為所述存儲控制器中單個(gè)CPU核心處理所述慢速事件的路徑。

可選的，該方法還包括：所述快速路徑的設(shè)置過程；所述快速路徑的設(shè)置過程，包括：

對所述快速事件的處理路徑進(jìn)行切片分割，獲取預(yù)設(shè)數(shù)量個(gè)無耦合的子路徑；其中，所述預(yù)設(shè)數(shù)量大于或等于2；

利用CPU親和性綁定技術(shù)，將所述預(yù)設(shè)數(shù)量的所述子路徑綁定到所述預(yù)設(shè)數(shù)量的CPU核心；其中，每個(gè)所述子路徑各自對應(yīng)一個(gè)CPU核心。

可選的，所述慢速路徑對應(yīng)的單個(gè)CPU核心具體為所述存儲控制器中的一個(gè)固定的CPU核心。

可選的，所述慢速路徑對應(yīng)的單個(gè)CPU核心具體為所述存儲控制器中的目標(biāo)CPU核心；其中，所述目標(biāo)CPU核心為所述存儲控制器中的任一未處理所述快速事件的CPU核心。

可選的，所述存儲控制器獲取存儲事件之后，還包括：