[發明專利]半導體器件及其制造方法

有效

• 申請號: 202010881146.7
• 申請日: 2020-08-27
• 公開（公告）號: CN111968955B
• 公開（公告）日: 2021-10-12
• 發明（設計）人: 楊帆;胡勝;呂功
• 申請（專利權）人: 武漢新芯集成電路制造有限公司
• 主分類號: H01L23/48
• 分類號: H01L23/48;H01L23/498;H01L23/528
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 曹廷廷

本發明提供了一種半導體器件及其制造方法，所述半導體器件的制造方法包括：提供第一晶圓，所述第一晶圓背面具有焊盤區；形成絕緣介質層和插栓結構于所述第一晶圓背面的焊盤區，所述絕緣介質層覆蓋所述第一晶圓背面的焊盤區并暴露所述插栓結構，所述插栓結構形成于至少從所述第一晶圓的背面延伸至所述第一晶圓內的開孔中；形成第一開口于所述絕緣介質層中，所述第一開口暴露出所述第一晶圓的背面；以及，形成焊盤于所述絕緣介質層上，所述焊盤與所述插栓結構電性連接，且焊盤與所述第一開口暴露出的所述第一晶圓的背面接觸。本發明的技術方案使得在降低半導體器件的寄生電容的同時，還能避免增大刻蝕工藝的難度。

技術領域

本發明涉及半導體集成電路制造領域，特別涉及一種半導體器件及其制造方法。

背景技術

對于半導體技術而言，寄生電容一直是限制一些器件性能提升的因素之一。特別是對于需要在高頻率下工作的半導體器件，其輸入/輸出端(I/O)的金屬板結構的寄生電容(Pad CIO,Capacitance of Input/Output)會嚴重影響傳輸速率。

以應用3D IC(三維集成電路封裝)技術開發的光學器件為例，目前，3D IC技術已經是一個非常有發展潛力和具有豐富可拓展性的技術平臺和架構。比如，目前已經非常成熟的3D IC CIS(CMOS Image Sensor，CMOS圖像傳感器)技術和產品以及3D IC NAND Flash技術和產品，通過應用3D IC技術將像素晶圓和邏輯晶圓進行鍵合，使得芯片的性能和面積利用率都得到了非常大的提升。

參閱圖1，現有的一種3D IC技術的焊盤區的制作工藝包括：

步驟S11，提供第一晶圓和第二晶圓，第一晶圓包括第一襯底110和形成于第一襯底110正面的第一器件層111，第二晶圓包括第二襯底120和形成于第二襯底120正面的第二器件層121，在第一器件層111和第二器件層121上均形成一鍵合層(未圖示)；

步驟S12，將第一晶圓和第二晶圓通過鍵合層進行鍵合；

步驟S13，對第一晶圓背面的第一襯底110進行減薄；

步驟S14，覆蓋絕緣介質層112于減薄后的第一襯底110的背面上；

步驟S15，在第一晶圓背面的第一襯底110中形成多個通孔插栓結構113，具體地，先刻蝕絕緣介質層112和第一襯底110形成通孔(未圖示)，再對通孔進行填充，以形成貫穿絕緣介質層112和第一襯底110的通孔插栓結構113，且通孔插栓結構113中的金屬層1132的底部與第一器件層111中的導電插栓115和金屬互連結構116電性連接，金屬層1132和襯底110之間還夾有絕緣材料層1131；

步驟S16，形成焊盤114于絕緣介質層112上，且焊盤114與金屬層1132的頂部電性連接。

從上述步驟可知，在形成通孔插栓結構113時，絕緣介質層112的厚度不能太厚，否則對于刻蝕形成通孔的工藝具有很大的挑戰。同時，結合圖1和圖2可看出，與通孔插栓結構113電性連接的焊盤114的面積很大，焊盤114、絕緣介質層112與第一襯底110之間形成了寄生電容的結構，如下為平行板電容器的計算公式：

C＝ε*ε0*(S/d)，

式中：C為寄生電容，ε為介質材料(即絕緣介質層112)的介電常數，ε0為真空介電常數，S為平行板面積(即焊盤114所覆蓋的絕緣介質層112的面積)，d為兩平行板之間的距離(即絕緣介質層112的厚度)。

根據上述平行板電容器的計算公式可知，當絕緣介質層112的厚度d減小時，寄生電容C增大，由此會降低半導體器件I/O端的信號傳輸速率；當絕緣介質層112的厚度d增大時，寄生電容C減小，進而提高半導體器件I/O端的信號傳輸速率。但是，當絕緣介質層112的厚度d增大時，會導致在形成通孔插栓結構113的過程中增大刻蝕形成通孔的工藝難度。