[發明專利]改善銅互連工藝中丘狀凸起缺陷的方法

在審

• 申請號: 202010877270.6
• 申請日: 2020-08-27
• 公開（公告）號: CN112038286A
• 公開（公告）日: 2020-12-04
• 發明（設計）人: 魏想
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 欒美潔

本發明公開了一種改善銅互連工藝中丘狀凸起缺陷的方法，包括：步驟S1，形成銅襯底圖形的半導體器件；步驟S2，在半導體器件的表面沉積300℃～350℃的碳化硅薄膜作為作為銅溢出阻擋層；步驟S3，碳化硅薄膜沉積后利用300℃～350℃低溫爐管工藝進行熱退火處理，步驟S4，在銅溢出阻擋層的表面沉積作為刻蝕阻擋層的高溫氮化硅薄膜。本發明在銅CMP之后400℃高溫沉積氮化硅薄膜之前低溫沉積一薄層的碳化硅薄膜并以其作為銅溢出阻擋層，還在銅溢出阻擋層形成后進行低溫爐管退火處理，利用碳化硅層阻擋銅的溢出，降低銅的擴散，而且退火處理后的碳化硅層可以更好地與銅表面發生粘附，且退火后的銅性質也更加穩定，起到穩定銅表面的作用，進一步地改善丘狀凸起的缺陷。

技術領域

本發明涉及半導體制造技術領域，特別屬于一種改善銅互連工藝中丘狀凸起缺陷的方法。

背景技術

隨著集成電路制造工藝的發展，器件的關鍵尺寸越來越小，集成度越來越高，金屬互連線的線寬不斷地縮小，金屬互連線在整個電路中所占的面積和成本越來越高，金屬互連需要五至六層的布線，后端金屬互連對芯片工作的速度、功耗等影響也越來越大。

在后端金屬互連中，由于銅的低電阻率、抗電遷移能力強等特點，取代了鋁金屬，成為目前在半導體集成電路互聯層的制作中普遍采用的材料，而且成為了行業標準。至今，主流的0.13μm及以下工藝中，后端金屬互連都采用銅互連工藝。

由于銅的高活性，防止銅擴散成為了關鍵，很多新的方法被運用到器件制造工藝中，用于改善器件性能。其中，氮化硅因其具有良好的刻蝕選擇性、良好的銅粘附性以及能夠阻擋銅在界面間擴散等性質而被廣泛應用。

在目前為止的報道中，研究者們普遍認為只有增加氮化硅對銅表面的粘附性才能更好地壓制銅在界面間的擴散，因此大都著眼于銅CMP(化學機械研磨)之后增加預處理步驟用來去掉由于銅裸露造成的氧化銅層，從而減小界面間的接觸電阻并且防止銅在界面間的擴散現象。

現行的65/55/40/28/22nm等工藝節點中，頂層銅CMP之后都會沉積氮化硅薄膜(通常在400℃的工藝條件下)作為刻蝕阻擋層，如圖1所示，而在氮化硅薄膜沉積之后不可避免地都會出現大量的丘狀凸起(hilllock)缺陷，如圖2b所示。本質上，造成丘狀凸起缺陷的原因是由于為了滿足更低的介電層造成的容抗，而采用了包裹銅的低介電常數的介電層，而低介電常數的介電層往往都具有較為疏松的特性，這種疏松的介電層帶來的副作用便是在高溫或者其他外部因素下難以壓制銅線的溢出而造成了丘狀凸起缺陷。

隨著工藝節點的逐漸縮小，到了40nm的工藝節點時，銅丘狀凸起缺陷越發嚴重，達到250000顆以上，如圖2a所示。銅丘狀凸起缺陷一直存在角落區比較薄弱的銅滲透現象，而銅滲透現象在工藝節點逐漸縮小的情況下由于銅線與銅線的距離變得越來越短，從而所表現出的造成電流擊穿的風險會越來越大。

發明內容

本發明要解決的技術問題是提供一種改善銅互連工藝中丘狀凸起缺陷的方法，可以解決現有銅互連工藝中銅CMP之后沉積氮化硅薄膜后出現大量球狀凸起缺陷的問題。

為了解決上述問題，本發明提供的改善銅互連工藝中丘狀凸起缺陷的方法，包括如下步驟：

步驟S1，形成表面為銅襯底圖形的半導體器件；

步驟S2，在所述半導體器件的表面沉積一碳化硅薄膜，以所述碳化硅薄膜作為銅溢出阻擋層，所述碳化硅薄膜在300℃～350℃的條件下沉積；

步驟S3，所述碳化硅薄膜沉積后利用300℃～350℃的低溫爐管工藝進行熱退火處理，處理時間為20～30分鐘；

步驟S4，在所述碳化硅薄膜的表面沉積所需的作為刻蝕阻擋層的氮化硅薄膜，所述氮化硅薄膜在400℃的條件下沉積。

其中，在步驟S2中，所述銅溢出阻擋層的厚度為50埃～200埃。