[發明專利]非易失性半導體存儲裝置及其制造方法

在審

• 申請號: 202010875891.0
• 申請日: 2020-08-27
• 公開（公告）號: CN113284919A
• 公開（公告）日: 2021-08-20
• 發明（設計）人: 中村優奈
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: H01L27/24
• 分類號: H01L27/24;H01L45/00
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 徐殿軍

實施方式提供抑制空隙的產生、并降低布線電阻的非易失性半導體存儲裝置及其制造方法。該制造方法具有如下工序：在第一布線層(11)之上自對準地形成第一導電層(21A)并進行退火處理；在第一導電層之上層疊第一層疊膜(22、21B、23、24、25、26)；將第一層疊膜、第一導電層以及第一布線層加工成沿第一方向延伸的條帶結構；形成第一層間絕緣膜(31)并進行平坦化；形成第二布線層(12)；在第二布線層之上自對準地形成第二導電層(221A)并進行退火處理；將第二布線層以及第二導電層加工成沿與第一方向交叉的第二方向延伸的條帶結構；及對第二布線層之間的下方的第一層疊膜以及第一層間絕緣膜進行加工而形成具有柱狀的第一層疊膜的存儲單元(10)。

相關申請

本申請享受以日本專利申請2020－026906號(申請日：2020年2月20日)為基礎申請的優先權。本申請通過參照該基礎申請而包含基礎申請的全部內容。

技術領域

本發明的實施方式涉及非易失性半導體存儲裝置及其制造方法。

背景技術

近年來，開發了利用膜的電阻變化的電阻變化存儲器(ReRAM)。作為ReRAM的一種，開發了利用膜的存儲區域中的結晶狀態與非晶狀態之間的熱相轉變所引起的電阻值變化的相變存儲器(PCM)。另外，反復層疊兩個不同的合金而成的超晶格型的PCM能夠以較少的電流使膜相變，因此作為容易省電化的存儲裝置而被關注。

發明內容

本實施方式要解決的課題在于，提供一種能夠抑制空隙的產生并降低布線電阻的非易失性半導體存儲裝置及其制造方法。

實施方式的非易失性半導體存儲裝置的制造方法具有：在第一布線層之上自對準地形成第一導電層并進行退火處理的工序；在第一導電層之上層疊第一層疊膜的工序；將第一層疊膜、第一導電層以及第一布線層加工成沿第一方向延伸的條帶結構工序；形成第一層間絕緣膜并進行平坦化的工序；形成第二布線層的工序；在第二布線層之上自對準地形成第二導電層并進行退火處理的工序；將第二布線層以及第二導電層加工成沿與第一方向交叉的第二方向延伸的條帶結構的工序；以及對第二布線層之間的下方的第一層疊膜及第一層間絕緣膜進行加工而形成具有柱狀的第一層疊膜的第一存儲單元的工序。

附圖說明

圖1是實施方式的非易失性半導體存儲裝置的示意性的俯視結構圖。

圖2是圖1的存儲單元的兩級結構部分的示意性的俯視結構圖。

圖3是實施方式的非易失性半導體存儲裝置的電路結構圖。

圖4是實施方式的非易失性半導體存儲裝置的示意性的平面圖案結構圖。

圖5A是第一比較例的非易失性半導體存儲裝置的示意性的剖面結構圖。

圖5B是第二比較例的非易失性半導體存儲裝置的示意性的剖面結構圖。

圖6A是第一實施方式的非易失性半導體存儲裝置的示意性的剖面結構圖。

圖6B是第二實施方式的非易失性半導體存儲裝置的示意性的剖面結構圖。

圖7是表示作為能夠應用于第一實施方式的非易失性半導體存儲裝置的布線材料的組合，以鎢與鉬為例的布線電阻(Ω/sq)與布線寬度WD(a.u.)的關系的示意圖。

圖8A是第三實施方式的非易失性半導體存儲裝置的存儲單元兩級結構部分的示意性的剖面結構圖。

圖8B是第三實施方式的變形例的非易失性半導體存儲裝置的存儲單元兩級結構部分的示意性的剖面結構圖。

圖8C是第四實施方式的非易失性半導體存儲裝置的存儲單元兩級結構部分的示意性的剖面結構圖。

圖9A是對第一實施方式的非易失性半導體存儲裝置的第一制造方法的一工序進行說明的示意性的俯視結構圖(其1)。