[發(fā)明專利]基于AXI4 Stream接口協(xié)議的高性能數(shù)據(jù)交換系統(tǒng)及方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202010849251.2
• 申請(qǐng)日: 2020-08-21
• 公開（公告）號(hào): CN112073336A
• 公開（公告）日: 2020-12-11
• 發(fā)明（設(shè)計(jì)）人: 王虹現(xiàn);趙旭輝;譚高偉;龐文彬
• 申請(qǐng)（專利權(quán)）人: 西安電子科技大學(xué)
• 主分類號(hào): H04L12/863
• 分類號(hào): H04L12/863;H04L12/937;H04L12/861
• 代理公司: 西安睿通知識(shí)產(chǎn)權(quán)代理事務(wù)所(特殊普通合伙) 61218
• 代理人: 包春菊

本發(fā)明公開一種基于AXI4 Stream接口協(xié)議的高性能數(shù)據(jù)交換系統(tǒng)及方法，包括：多個(gè)AXI4 Stream輸入接口，每個(gè)AXI4 Stream輸入接口的輸出端連接一組輸入節(jié)點(diǎn)緩存虛擬輸出隊(duì)列模塊；每組輸入節(jié)點(diǎn)緩存虛擬輸出隊(duì)列模塊的輸出端與交換矩陣的輸入端連接，每組輸入節(jié)點(diǎn)緩存虛擬輸出隊(duì)列模塊擁有獨(dú)立的輸入仲裁調(diào)度模塊；交換矩陣在交叉節(jié)點(diǎn)處加入緩存，交換矩陣的輸出端連接有多組輸出節(jié)點(diǎn)緩存模塊；每組輸出節(jié)點(diǎn)緩存模塊的輸出端連接一個(gè)AXI4 Stream輸出接口；每組輸出節(jié)點(diǎn)緩存模塊擁有獨(dú)立的輸出仲裁調(diào)度模塊；該數(shù)據(jù)交換系統(tǒng)及方法能達(dá)到更好的兼容性和高數(shù)據(jù)吞吐率，提高設(shè)計(jì)靈活性、降低板卡設(shè)計(jì)成本。

技術(shù)領(lǐng)域

本發(fā)明涉及雷達(dá)數(shù)據(jù)傳輸領(lǐng)域，具體涉及基于AXI4 Stream接口協(xié)議的高性能數(shù)據(jù)交換系統(tǒng)及方法，用于雷達(dá)信號(hào)處理機(jī)中。

背景技術(shù)

雷達(dá)信號(hào)處理機(jī)已經(jīng)有了較長(zhǎng)時(shí)間的發(fā)展，其各方面技術(shù)也已經(jīng)較為成熟。隨著各種信號(hào)處理器件性能的提高，復(fù)雜的高速實(shí)時(shí)雷達(dá)信號(hào)處理系統(tǒng)已經(jīng)可以實(shí)現(xiàn)，相應(yīng)的板間及機(jī)箱間的數(shù)據(jù)交互要求越來(lái)越高，連接各種器件的總線問(wèn)題成為實(shí)現(xiàn)高性能數(shù)字信號(hào)處理系統(tǒng)的關(guān)鍵。在當(dāng)今高速實(shí)時(shí)信號(hào)處理系統(tǒng)中。涉及的數(shù)據(jù)對(duì)象趨于多樣化，這些不同類型的數(shù)據(jù)常常需要在雷達(dá)信號(hào)處理系統(tǒng)中不同的功能模塊或板卡之間進(jìn)行數(shù)據(jù)交換與傳輸，而且這些數(shù)據(jù)常常來(lái)自不同的接口，存在不一致傳輸速率，且數(shù)據(jù)的傳輸方向多樣化而并非單一流向。在雷達(dá)信號(hào)處理機(jī)系統(tǒng)中，F(xiàn)PGA常使用RAPIDIO、PCIE等接口與外部設(shè)備進(jìn)行通信，大多數(shù)情況下都是RAPIDIO接口。FPGA內(nèi)部數(shù)據(jù)均符合AXI4 Stream接口協(xié)議。因此為雷達(dá)信號(hào)處理機(jī)系統(tǒng)設(shè)計(jì)高速數(shù)據(jù)交換板尤為重要，能大量減少雷達(dá)系統(tǒng)設(shè)計(jì)復(fù)雜度，提高雷達(dá)系統(tǒng)的繼承性和靈活性。

基于多個(gè)RAPIDIO接口的數(shù)據(jù)交換系統(tǒng)已在雷達(dá)信號(hào)處理機(jī)中有應(yīng)用的案例。然而大部分的方案是使用FPGA驅(qū)動(dòng)數(shù)據(jù)交換芯片來(lái)完成各個(gè)端口的數(shù)據(jù)路由轉(zhuǎn)發(fā)或者在FPGA內(nèi)部使用AXI4 Stream interconnect IP核實(shí)現(xiàn)對(duì)各路RAPIDIO數(shù)據(jù)交換。前者使用RAPIDIO交換芯片雖然性能可以滿足高速傳輸，但會(huì)增加板卡功耗和成本等且只能使用RAPIDIO協(xié)議，系統(tǒng)兼容性變差。后者使用賽靈思公司提供的AXI4 Stream interconnectIP實(shí)現(xiàn)RAPIDIO數(shù)據(jù)交換，由于符合AXI4 Stream接口，因此兼容性良好。但是當(dāng)數(shù)據(jù)端口增多時(shí)，其數(shù)據(jù)互聯(lián)性能急劇下降。因?yàn)樵揑P使用單級(jí)Crossbar，類似于集線器模式，所有節(jié)點(diǎn)共享同一個(gè)數(shù)據(jù)傳輸通道。當(dāng)有多個(gè)數(shù)據(jù)端口有數(shù)據(jù)有效且目標(biāo)ID不相同時(shí)，交換仲裁結(jié)果只會(huì)給一個(gè)數(shù)據(jù)端口。因此出現(xiàn)了各路數(shù)據(jù)給不同端口發(fā)送數(shù)據(jù)時(shí)，其中只有一個(gè)端口可以發(fā)送，而其他端口均被堵塞，等待下次仲裁。數(shù)據(jù)端口增多時(shí)，其交換性能大幅度下降。在此背景下，需要一種基于AXI4 Stream接口協(xié)議的高性能數(shù)據(jù)交換系統(tǒng)，達(dá)到更好的兼容性和高數(shù)據(jù)吞吐率。

發(fā)明內(nèi)容

針對(duì)現(xiàn)有技術(shù)中存在的問(wèn)題，本發(fā)明的目的在于提供一種基于AXI4Stream接口協(xié)議的高性能數(shù)據(jù)交換系統(tǒng)及方法，該數(shù)據(jù)交換系統(tǒng)及方法能達(dá)到更好的兼容性和高數(shù)據(jù)吞吐率，易于在FPGA中實(shí)現(xiàn)，兼容多類FPGA內(nèi)部數(shù)據(jù)端口(Rapidio、PCIE等)，提高了數(shù)據(jù)交換的交換容量，使各節(jié)點(diǎn)獨(dú)享帶寬，提高設(shè)計(jì)靈活性、降低板卡設(shè)計(jì)成本。

為了達(dá)到上述目的，本發(fā)明采用以下技術(shù)方案予以實(shí)現(xiàn)。

(一)一種基于AXI4 Stream接口協(xié)議的高性能數(shù)據(jù)交換系統(tǒng)，用于雷達(dá)信號(hào)處理機(jī)中，包括：AXI4 Stream輸入接口、輸入節(jié)點(diǎn)緩存虛擬輸出隊(duì)列模塊、輸入仲裁調(diào)度模塊、交換矩陣、輸出仲裁調(diào)度模塊、輸出節(jié)點(diǎn)緩存模塊和AXI4 Stream輸出接口；