[發(fā)明專利]一種基于FPGA的多并行策略卷積網(wǎng)絡(luò)加速器

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• 申請(qǐng)?zhí)枺?/td>: 202010841322.4
• 申請(qǐng)日: 2020-08-20
• 公開（公告）號(hào): CN112070210A
• 公開（公告）日: 2020-12-11
• 發(fā)明（設(shè)計(jì)）人: 王堃;王銘宇;吳晨
• 申請(qǐng)（專利權(quán)）人: 成都恒創(chuàng)新星科技有限公司
• 主分類號(hào): G06N3/04
• 分類號(hào): G06N3/04;G06N3/063
• 代理公司: 成都弘毅天承知識(shí)產(chǎn)權(quán)代理有限公司 51230
• 代理人: 楊保剛

1.一種基于FPGA的多并行策略卷積網(wǎng)絡(luò)加速器，其特征在于：包括單層網(wǎng)絡(luò)計(jì)算結(jié)構(gòu)，所述單層網(wǎng)絡(luò)計(jì)算結(jié)構(gòu)包括BN層、卷積層、激活層和池化層，這四層網(wǎng)絡(luò)形成流水線結(jié)構(gòu)，

BN層，對(duì)輸入的數(shù)據(jù)進(jìn)行合并；

卷積層，進(jìn)行大量的乘法以及加法運(yùn)算；所述卷積層包括第一層卷積、中間層卷積和最后一層卷積，并且使用輸入并行、像素并行以及輸出并行中一種或者多種進(jìn)行卷積運(yùn)算；

激活層以及池化層，將卷積層的輸出結(jié)果進(jìn)行流水計(jì)算；

經(jīng)過池化、激活后的最終結(jié)果存到隨機(jī)存儲(chǔ)器RAM中。

2.根據(jù)權(quán)利要求1所述的一種基于FPGA的多并行策略卷積網(wǎng)絡(luò)加速器，其特征在于：

所述輸入并行為利用特征模板并行處理N幅輸入的特征圖，輸入特征圖按照逐行逐列的順序進(jìn)入行緩存中，在每個(gè)行緩存的出口處獲得特征模板大小的數(shù)據(jù)；

所述像素并行為同時(shí)完成多個(gè)連續(xù)像素的卷積過程，采用8bit像素策略；

所述輸出并行能并行處理N幅輸入特征圖，相同的輸入特征圖與N組輸出通道的權(quán)重計(jì)算卷積，得到不同的輸出特征。

3.根據(jù)權(quán)利要求2所述的一種基于FPGA的多并行策略卷積網(wǎng)絡(luò)加速器，其特征在于：所述特征模板大小設(shè)定為3×3。

4.根據(jù)權(quán)利要求2所述的一種基于FPGA的多并行策略卷積網(wǎng)絡(luò)加速器，其特征在于：

所述第一層卷積處理過程的特征模板大小為3×3，處理RGB圖像，使用輸入并行實(shí)現(xiàn)整個(gè)卷積過程；

所述中間層卷積處理過程的特征模板大小為3×3，兼容處理不同的激活、池化過程，使用輸入并行、像素并行和輸出并行這三種并行組合模式實(shí)現(xiàn)卷積過程；

所述最后一層卷積處理過程的特征模板大小為1×1，無需激活、池化過程。

5.根據(jù)權(quán)利要求1所述的一種基于FPGA的多并行策略卷積網(wǎng)絡(luò)加速器，其特征在于：所述激活層采用線性整流函數(shù)對(duì)卷積層輸出的結(jié)果進(jìn)行激活處理，所述池化層采用2×2的滑動(dòng)窗進(jìn)行池化處理。

6.根據(jù)權(quán)利要求5所述的一種基于FPGA的多并行策略卷積網(wǎng)絡(luò)加速器，其特征在于：所述池化處理的步長為1，其每行每列均對(duì)應(yīng)輸出像素。

7.根據(jù)權(quán)利要求5所述的一種基于FPGA的多并行策略卷積網(wǎng)絡(luò)加速器，其特征在于：所述池化處理的步長為2，其隔行隔列輸出一個(gè)像素。