[發(fā)明專利]用于執(zhí)行散列算法的運(yùn)算電路、芯片和計(jì)算裝置

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• 申請(qǐng)?zhí)枺?/td>: 202010837928.0
• 申請(qǐng)日: 2020-08-19
• 公開（公告）號(hào): CN111813452A
• 公開（公告）日: 2020-10-23
• 發(fā)明（設(shè)計(jì)）人: 范志軍;劉建波;楊作興
• 申請(qǐng)（專利權(quán)）人: 深圳比特微電子科技有限公司
• 主分類號(hào): G06F9/38
• 分類號(hào): G06F9/38;G06F15/78;G06Q40/04
• 代理公司: 中國(guó)貿(mào)促會(huì)專利商標(biāo)事務(wù)所有限公司 11038
• 代理人: 郭萬方

本公開涉及用于執(zhí)行散列算法的運(yùn)算電路、芯片和計(jì)算裝置。執(zhí)行散列算法的運(yùn)算電路，包括以流水線結(jié)構(gòu)布置的多個(gè)運(yùn)算級(jí)，每個(gè)運(yùn)算級(jí)包括：一組輸入和一組輸出，輸入對(duì)應(yīng)耦接到前一運(yùn)算級(jí)的輸出，輸出對(duì)應(yīng)耦接到后一運(yùn)算級(jí)的輸入；多個(gè)組合邏輯模塊，每一個(gè)的輸入耦接到一組輸入中至少一部分；多個(gè)延時(shí)模塊，每一個(gè)的輸入耦接到一組輸入之一，輸出耦接到一組輸出中的不與組合邏輯模塊相耦接的一個(gè)，使這樣的輸出各自耦接到一個(gè)延時(shí)模塊；多個(gè)補(bǔ)充延時(shí)模塊，每一個(gè)的輸入耦接到對(duì)應(yīng)組合邏輯模塊的輸出，輸出耦接到一組輸出之一，其中，每個(gè)延時(shí)模塊和補(bǔ)充延時(shí)模塊由串聯(lián)的相同延時(shí)單元構(gòu)成，使從每個(gè)運(yùn)算級(jí)的輸入到輸出中每一個(gè)的計(jì)算延時(shí)基本相等。

技術(shù)領(lǐng)域

本公開涉及比特幣挖礦。具體來說，涉及用于執(zhí)行散列算法的運(yùn)算電路，以及包括該運(yùn)算電路的 芯片和計(jì)算裝置。

背景技術(shù)

比特幣的概念最初由中本聰在2008年11月1日提出，并于2009年1月3日正式誕生。比特幣 依據(jù)特定算法通過大量運(yùn)算來產(chǎn)生。

使用礦機(jī)來進(jìn)行比特幣挖礦的核心是根據(jù)礦機(jī)計(jì)算SHA-256算法的運(yùn)算能力來獲得獎(jiǎng)勵(lì)。對(duì)于 礦機(jī)而言，芯片尺寸、芯片運(yùn)行速度和芯片功耗是決定礦機(jī)性能的至關(guān)重要的三個(gè)因素，其中，芯片 尺寸決定芯片成本，芯片運(yùn)行的速度決定礦機(jī)運(yùn)行速度(即算力)，芯片功耗決定耗電程度(即挖礦 成本)。在實(shí)際應(yīng)用中，衡量礦機(jī)最為重要的性能指標(biāo)是單位算力所消耗的功耗，即功耗算力比。

圖1示出了現(xiàn)有技術(shù)的用于比特幣挖礦的運(yùn)算電路100。運(yùn)算電路100采用流水線(pipeline) 結(jié)構(gòu)來實(shí)現(xiàn)SHA-256算法。

如圖1所示，運(yùn)算電路100包括以流水線結(jié)構(gòu)布置的N個(gè)運(yùn)算級(jí)，其中每個(gè)運(yùn)算級(jí)具有一組輸 入101和一組輸出102，每個(gè)運(yùn)算級(jí)的一組輸入對(duì)應(yīng)地耦接到前一運(yùn)算級(jí)的一組輸出，并且每個(gè)運(yùn)算 級(jí)的一組輸出對(duì)應(yīng)地耦接到后一運(yùn)算級(jí)的一組輸入。

每個(gè)運(yùn)算級(jí)包括多個(gè)組合邏輯模塊111、112、113，用于基于輸入到該運(yùn)算級(jí)的數(shù)據(jù)進(jìn)行組合邏 輯運(yùn)算。

此外，每個(gè)運(yùn)算級(jí)還包括一組寄存器，用于存儲(chǔ)數(shù)據(jù)。如圖1所示，每組寄存器包括8個(gè)緩存寄 存器A、B、C、D、E、F、G、H以及16個(gè)擴(kuò)展寄存器W0、W1、W2、W3、W4、W5、W6、W7、 W8、W9、W10、W11、W12、W13、W14、W15。

需要說明的是，為了便于理解，圖1中的每一組寄存器的編號(hào)對(duì)應(yīng)于SHA-256算法而編定，并 且每個(gè)寄存器及各個(gè)組合邏輯模塊111、112、113之間的連接關(guān)系也對(duì)應(yīng)于SHA-256算法而示意性 地繪出。為了清楚起見，僅在第一個(gè)運(yùn)算級(jí)中繪出了寄存器及各個(gè)組合邏輯模塊111、112、113之間 的連接關(guān)系。

每組寄存器由時(shí)鐘控制，將數(shù)據(jù)沿著各個(gè)運(yùn)算級(jí)依次傳遞。在每個(gè)時(shí)鐘周期，每一組寄存器被觸 發(fā)，將其中存儲(chǔ)的一組數(shù)據(jù)傳遞到下一個(gè)運(yùn)算級(jí)以進(jìn)行計(jì)算。同時(shí)，新的一組輸入數(shù)據(jù)被輸入到運(yùn)算 電路100的輸入101處，并經(jīng)由第一組寄存器而被傳遞到第一個(gè)運(yùn)算級(jí)以開始計(jì)算；并且新的一組輸 出數(shù)據(jù)經(jīng)由最后一組寄存器而從運(yùn)算電路100的輸出102處輸出。即，該時(shí)鐘用于觸發(fā)寄存器、饋送 輸入數(shù)據(jù)及提取輸出數(shù)據(jù)。

當(dāng)寄存器被觸發(fā)時(shí)，其輸入端處的信號(hào)應(yīng)當(dāng)已經(jīng)穩(wěn)定，并且能夠被該寄存器向后傳遞。因此，該 時(shí)鐘的周期受到每個(gè)運(yùn)算級(jí)的計(jì)算延時(shí)的限制，即，時(shí)鐘周期應(yīng)大于或等于每個(gè)運(yùn)算級(jí)的計(jì)算延時(shí)。 一般而言，時(shí)鐘周期被選擇為基本等于每個(gè)運(yùn)算級(jí)的計(jì)算延時(shí)。

對(duì)于運(yùn)算電路100，寄存器延時(shí)(例如，當(dāng)寄存器為鎖存器時(shí)的Ck2q延時(shí))、時(shí)鐘樹延時(shí)等一 般遠(yuǎn)小于組合邏輯模塊的計(jì)算延時(shí)。因此，時(shí)鐘周期可以被選擇為基本等于每個(gè)運(yùn)算級(jí)的組合邏輯模 塊的計(jì)算延時(shí)。

因此，用于執(zhí)行散列算法的運(yùn)算電路100的吞吐率和算力由用于寄存器的時(shí)鐘頻率決定，即，由 每個(gè)運(yùn)算級(jí)的組合邏輯模塊的計(jì)算延時(shí)決定。