[發明專利]一種半導體器件及其制造方法、電子設備

有效

• 申請號: 202010833768.2
• 申請日: 2020-08-18
• 公開（公告）號: CN112071912B
• 公開（公告）日: 2023-10-13
• 發明（設計）人: 李永亮;程曉紅;李俊杰;王文武
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L29/06
• 代理公司: 北京知迪知識產權代理有限公司 11628
• 代理人: 何麗娜;王勝利

本發明公開了一種半導體器件及其制造方法、電子設備，涉及半導體技術領域，在抑制源區和漏區向半導體襯底漏電的情況下，提高半導體器件的性能。該半導體器件包括半導體襯底、堆疊結構、源區、漏區、柵堆疊和隔離結構。堆疊結構形成在半導體襯底上。堆疊結構包括多層間隔分布的半導體材料層。每層半導體材料層均包括源形成區、漏形成區、以及位于源形成區和漏形成區之間的溝道區。源區至少包括每一層半導體材料層位于源形成區的部分，漏區至少包括每一層半導體材料層位于漏形成區的部分。柵堆疊環繞在每一溝道區的外圍。隔離結構位于相鄰源形成區之間、源形成區和半導體襯底之間，以及相鄰漏形成區之間、漏形成區和半導體襯底之間。

技術領域

本發明涉及半導體技術領域，尤其涉及一種半導體器件及其制造方法、電子設備。

背景技術

隨著半導體器件的微縮，半導體器件所包括的源/漏區向半導體襯底漏電是影響半導體器件電學性能的主要因素之一。

因此，亟待提出一種可以減小源/漏區向半導體襯底漏電的半導體器件。

發明內容

本發明的目的在于提供一種半導體器件及其制造方法、電子設備，在抑制源區和漏區向半導體襯底漏電的情況下，提高半導體器件的性能。

為了實現上述目的，本發明提供了一種半導體器件，該半導體器件包括：半導體襯底、堆疊結構、源區、漏區、柵堆疊和隔離結構。堆疊結構形成在半導體襯底上。堆疊結構包括多層間隔分布的半導體材料層。每層半導體材料層均包括源形成區、漏形成區、以及位于源形成區和漏形成區之間的溝道區。源區至少包括每一層半導體材料層位于源形成區的部分，漏區至少包括每一層半導體材料層位于漏形成區的部分。柵堆疊環繞在每一溝道區的外圍。隔離結構位于相鄰源形成區之間、源形成區和半導體襯底之間，以及相鄰漏形成區之間、漏形成區和半導體襯底之間。

與現有技術相比，在相鄰源形成區之間、源形成區和半導體襯底之間，以及相鄰漏形成區之間、漏形成區和半導體襯底之間均形成有隔離結構的情況下，隔離結構可以被看作是源區、漏區和半導體襯底之間的“屏障”，以使源區、漏區與半導體襯底之間的載流子流通通道被阻隔。當柵堆疊上施加電壓以使源區和漏區導通時，隔離結構作為源區、漏區和半導體襯底之間的“屏障”，可以有效的抑制源區、漏區與半導體襯底的導通，以有效的抑制源區、漏區向半導體襯底漏電，從而提高半導體器件的性能。當上述半導體器件應用在如通訊設備或終端設備等電子設備時，可以提高電子設備的工作性能。

本發明還提供了一種半導體器件的制造方法，該半導體器件的制造方法包括：

提供一半導體襯底。

在半導體襯底上形成堆疊結構。堆疊結構包括多層間隔分布的半導體材料層。每層半導體材料層均包括源形成區、漏形成區以及位于源形成區和漏形成區之間的溝道區。

在半導體襯底上形成源區和漏區，源區至少包括每一層半導體材料層位于源形成區的部分，漏區至少包括每一層半導體材料層位于漏形成區的部分。

在相鄰源形成區之間、源形成區和半導體襯底之間，以及在相鄰漏形成區之間、漏形成區和半導體襯底之間形成隔離結構。

環繞每一溝道區形成柵堆疊。

與現有技術相比，本發明提供的半導體器件的制造方法的有益效果與上述技術方案提供的半導體器件的有益效果相同，此處不做贅述。

本發明還提供了一種電子設備，該電子設備包括上述技術方案提供的半導體器件。

與現有技術相比，本發明提供的電子設備的有益效果與上述技術方案提供的半導體器件的有益效果相同，此處不做贅述。

附圖說明

此處所說明的附圖用來提供對本發明的進一步理解，構成本發明的一部分，本發明的示意性實施例及其說明用于解釋本發明，并不構成對本發明的不當限定。在附圖中：