[發明專利]一種并行雙通道的cache設計方法和裝置

有效

• 申請號: 202010822426.0
• 申請日: 2020-08-17
• 公開（公告）號: CN111736900B
• 公開（公告）日: 2020-11-27
• 發明（設計）人: 廖述京;張文茹;陳欽樹;管自新;張又文
• 申請（專利權）人: 廣東省新一代通信與網絡創新研究院
• 主分類號: G06F9/30
• 分類號: G06F9/30;G06F9/34;G06F9/38
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 黃忠

本申請公開了一種并行雙通道的cache設計方法和裝置，在流水階段一時，獲取雙通道新入隊的兩個新指令的地址，并對新指令的地址與雙通道入隊之前的老指令的所有地址進行地址沖突檢測，并根據沖突指令的不同，執行不同的操作；在流水階段二時，比較新指令的tag區域與L1 cache的tag區域，得到新指令的命中或失靶信息；在流水階段三時，根據新指令是否已操作完畢、是否命中L1 cache，進行相應的操作，從而解決了現有的單通道cache設計中讀或寫指令共用一個存儲通道，限制了存儲指令的并行執行，使得處理器亂序執行的效率較低的技術問題。

技術領域

本申請涉及處理器技術領域，尤其涉及一種并行雙通道的cache設計方法和裝置。

背景技術

隨著體系結構和工藝的發展，處理器運算能力也隨之高速發展，從1990年的33MHz到2020年的超過3GHz，CPU的頻率已經提高了數百倍。由于繼續提高單核頻率，會帶來巨大的發熱量和功耗。為繼續提高處理器性能，多核技術應運而生，從單核到百核。多核的中心思想是將一個大任務分成多個子任務，分攤到多個內核上執行。所以，目前大多數處理器的設計，都采用高頻+多核心的組合方案，以獲取性能和功耗的平衡。

目前主流CPU的主頻已超過3GHz，但是存儲總線頻率一般不超過1GHz，導致處理器的性能受限于存儲的讀寫速度。cache是處理器和主存之間的緩存，在傳統的單通道cache設計中，單通道的設計限制了存儲指令的并行執行，同時成為處理器性能提升的瓶頸。開源內核BOOM及其SOC工程中，讀或寫指令共用一個存儲通道，且僅有一個通道。這些cache系統的設計，大大限制了處理器亂序執行的效率。

發明內容

本申請提供了一種并行雙通道的cache設計方法和裝置，用于解決現有的單通道cache設計中讀或寫指令共用一個存儲通道，限制了存儲指令的并行執行，使得處理器亂序執行的效率較低的技術問題。

有鑒于此，本申請第一方面提供了一種并行雙通道的cache設計方法，包括：

S1：在流水階段一時，獲取雙通道新入隊的兩個新指令的地址，并對所述新指令的地址與雙通道入隊之前的老指令的所有地址進行地址沖突檢測，并根據沖突指令的不同，執行以下步驟：

當所述新指令與所述老指令中的寫指令存在地址沖突，且所述新指令為讀指令時，將沖突處寫指令的數據讀取到沖突處讀指令對應的位置，并將所述新指令標記為讀操作已完成；

當所述新指令與所述老指令中的寫指令存在地址沖突，且所述新指令為寫指令時，將沖突處所述老指令中的寫指令標記為寫操作已完成；

S2：在流水階段二時，比較所述新指令的tag區域與L1 cache的tag區域，得到所述新指令的命中或失靶信息，所述tag區域用于地址匹配；

S3：在流水階段三時，根據所述新指令是否已操作完畢、是否命中L1cache，執行以下步驟：

S30：判斷所述新指令是否標記為讀操作已完成或寫操作已完成，若是，則將所述新指令設置為無效，并將標記為讀操作已完成的所述新指令對應的數據返回對應的通道端口，若否，則執行S31；

S31：基于所述新指令的命中或失靶信息確定所述新指令是否命中L1cache，若是，則執行S32，若否，則進行讀或寫分配以從底層存儲中讀數據或寫數據到底層存儲；

S32：當命中L1 cache的所述新指令為讀指令時，根據所述新指令的地址信息讀取命中的cacheline對應位置的數據返回到對應的通道端口，當命中L1cache的所述新指令為寫指令時，基于寫回模式更新數據。

可選的，當命中L1 cache的所述新指令為寫指令時，基于寫回模式更新數據，包括：