[發(fā)明專利]一種FPGA加速卡復(fù)位的方法、裝置及FPGA加速卡有效
| 申請?zhí)枺?/td> | 202010820258.1 | 申請日： | 2020-08-14 |
| 公開（公告）號： | CN111930214B | 公開（公告）日： | 2022-04-29 |
| 發(fā)明（設(shè)計(jì)）人： | 王峰;黃廣奎 | 申請（專利權(quán)）人： | 山東云海國創(chuàng)云計(jì)算裝備產(chǎn)業(yè)創(chuàng)新中心有限公司 |
| 主分類號： | G06F1/24 | 分類號： | G06F1/24 |
| 代理公司： | 北京集佳知識產(chǎn)權(quán)代理有限公司 11227 | 代理人： | 王曉坤 |
| 地址： | 250001 山東省濟(jì)南市自由貿(mào)易試驗(yàn)*** | 國省代碼： | 山東;37 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 fpga 加速卡 復(fù)位 方法 裝置 | ||
1.一種FPGA加速卡復(fù)位的方法，其特征在于，包括：
獲取每個處理器的配置信息；
當(dāng)接收到第一處理器發(fā)送的第一復(fù)位請求時，確定所述第一復(fù)位請求在FPGA加速卡中對應(yīng)的第一目標(biāo)器件，并根據(jù)所述第一處理器的第一配置信息對所述第一復(fù)位請求進(jìn)行處理；當(dāng)所述配置信息包括合并復(fù)位配置時，在根據(jù)所述第一處理器的第一配置信息對所述第一復(fù)位請求進(jìn)行處理之后，還包括：當(dāng)接收到第二處理器發(fā)送的第二復(fù)位請求時，確定所述第二復(fù)位請求在所述FPGA加速卡中對應(yīng)的第二目標(biāo)器件；當(dāng)所述第二目標(biāo)器件與所述第一目標(biāo)器件相同時，根據(jù)所述第一配置信息和第二配置信息中的合并復(fù)位配置判斷所述第一處理器和所述第二處理器是否都支持合并復(fù)位；若是，則將所述第一復(fù)位請求和所述第二復(fù)位請求合并；若否，則根據(jù)所述第一配置信息和所述第二配置信息確定所述第一復(fù)位請求和所述第二復(fù)位請求的執(zhí)行順序；
將處理后的第一復(fù)位請求發(fā)送至所述第一目標(biāo)器件中，以使所述第一目標(biāo)器件執(zhí)行所述第一復(fù)位請求。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，當(dāng)所述配置信息包括延時配置時，根據(jù)所述第一處理器的第一配置信息對所述第一復(fù)位請求進(jìn)行處理，包括：
對所述第一復(fù)位請求進(jìn)行所述延時配置對應(yīng)時長的延時處理。
3.根據(jù)權(quán)利要求1所述的方法，其特征在于，在將處理后的第一復(fù)位請求發(fā)送至所述第一目標(biāo)器件中之后，還包括：
向除所述第一處理器之外的其他處理器發(fā)送對應(yīng)的中斷信息，所述中斷信息表示所述第一目標(biāo)器件正在被復(fù)位，或所述第一目標(biāo)器件正在執(zhí)行復(fù)位后的任務(wù)。
4.根據(jù)權(quán)利要求3所述的方法，其特征在于，當(dāng)所述配置信息包括中斷配置時，向除所述第一處理器之外的其他處理器發(fā)送對應(yīng)的中斷信息，包括：
根據(jù)每個所述處理器對應(yīng)的配置信息確定支持所述中斷配置的處理器；
向支持所述中斷配置的處理器發(fā)送所述中斷信息。
5.根據(jù)權(quán)利要求1所述的方法，其特征在于，還包括：
記錄所述FPGA加速卡中每個器件的復(fù)位狀態(tài)信息；
當(dāng)接收到查詢請求時，將所述復(fù)位狀態(tài)信息發(fā)送至所述查詢請求對應(yīng)的處理器中。
6.根據(jù)權(quán)利要求5所述的方法，其特征在于，所述FPGA加速卡的器件包括定時器、溫度感測器、DMA控制器、計(jì)數(shù)器中的至少一項(xiàng)。
7.一種FPGA加速卡復(fù)位的裝置，其特征在于，包括：
獲取模塊，用于獲取每個處理器的配置信息；
第一確定模塊，用于當(dāng)接收到第一處理器發(fā)送的第一復(fù)位請求時，確定所述第一復(fù)位請求在FPGA加速卡中對應(yīng)的第一目標(biāo)器件，并根據(jù)所述第一處理器的第一配置信息對所述第一復(fù)位請求進(jìn)行處理；當(dāng)所述配置信息包括合并復(fù)位配置時，在根據(jù)所述第一處理器的第一配置信息對所述第一復(fù)位請求進(jìn)行處理之后，還包括：當(dāng)接收到第二處理器發(fā)送的第二復(fù)位請求時，確定所述第二復(fù)位請求在所述FPGA加速卡中對應(yīng)的第二目標(biāo)器件；當(dāng)所述第二目標(biāo)器件與所述第一目標(biāo)器件相同時，根據(jù)所述第一配置信息和第二配置信息中的合并復(fù)位配置判斷所述第一處理器和所述第二處理器是否都支持合并復(fù)位；若是，則將所述第一復(fù)位請求和所述第二復(fù)位請求合并；若否，則根據(jù)所述第一配置信息和所述第二配置信息確定所述第一復(fù)位請求和所述第二復(fù)位請求的執(zhí)行順序；
第一發(fā)送模塊，用于將處理后的第一復(fù)位請求發(fā)送至所述第一目標(biāo)器件中，以使所述第一目標(biāo)器件執(zhí)行所述第一復(fù)位請求。
8.一種FPGA加速卡，其特征在于，包括：
存儲器，用于存儲計(jì)算機(jī)程序；
處理器，用于執(zhí)行所述計(jì)算機(jī)程序時實(shí)現(xiàn)如權(quán)利要求1至6任一項(xiàng)所述FPGA加速卡復(fù)位的方法的步驟。
9.一種可讀存儲介質(zhì)，其特征在于，所述可讀存儲介質(zhì)上存儲有計(jì)算機(jī)程序，所述計(jì)算機(jī)程序被處理器執(zhí)行時實(shí)現(xiàn)如權(quán)利要求1至6任一項(xiàng)所述FPGA加速卡復(fù)位的方法的步驟。
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