[發明專利]半導體結構及其形成方法

在審

• 申請號: 202010819923.5
• 申請日: 2020-08-14
• 公開（公告）號: CN114078702A
• 公開（公告）日: 2022-02-22
• 發明（設計）人: 王楠
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/06;H01L29/10;H01L29/78
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 吳凡

一種半導體結構及其形成方法，形成方法包括：提供基底，基底包括襯底、分立于襯底上的溝道疊層，溝道疊層包括犧牲層和位于犧牲層上的溝道層，其中最底部的犧牲層作為第一犧牲層，最底部的溝道層作為第一溝道層；形成橫跨溝道疊層的偽柵結構；在偽柵結構兩側的溝道疊層中形成源漏摻雜層；去除偽柵結構和犧牲層，形成柵極開口；在第一溝道層和襯底之間形成隔離結構；在剩余的柵極開口中形成柵極結構。本發明實施例工作時，柵極結構不易形成在第一溝道層和襯底之間，柵極結構和襯底不易形成寄生器件，另一方面隔離結構用于電隔離第一溝道層和襯底，柵極結構覆蓋第一溝道層的側壁和頂面，易使得第一溝道層耗盡，有利于提高半導體結構的電學性能。

技術領域

本發明實施例涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

在半導體制造中，隨著超大規模集成電路的發展趨勢，集成電路特征尺寸持續減小，為了適應更小的特征尺寸，金屬-氧化物半導體場效應晶體管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的溝道長度也相應不斷縮短。然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，因此柵極結構對溝道的控制能力隨之變差，柵極電壓夾斷(pinch off)溝道的難度也越來越大，使得亞閾值漏電(subthreshold leakage)現象，即所謂的短溝道效應(SCE：short-channel effects)更容易發生。

因此，為了更好的適應器件尺寸按比例縮小的要求，半導體工藝逐漸開始從平面晶體管向具有更高功效的三維立體式的晶體管過渡，如全包圍柵極(Gate-all-around，GAA)晶體管。全包圍金屬柵極晶體管中，柵極從四周包圍溝道所在的區域，與平面晶體管相比，全包圍金屬柵極晶體管的柵極對溝道的控制能力更強，能夠更好的抑制短溝道效應。

全柵極納米線可以在現有的替代柵鰭式場效應晶體管(FinTET)工藝流程中僅添加兩個過程模塊得到，兩個過程模塊如下：一是在體硅(bulk Silicon)或者SOI wafer上生長一層硅，這樣可避免體硅材料漏電。二是在可更換的金屬門回路上選擇性的移除鍺硅，然后利用HKMG(high-k絕緣層+金屬柵極)堆疊環繞硅通道去形成全包圍金屬柵極晶體管。

發明內容

本發明實施例解決的問題是提供一種半導體結構及其形成方法，優化半導體結構的電學性能。

為解決上述問題，本發明實施例提供一種半導體結構的形成方法，包括：提供基底，所述基底包括襯底和分立于所述襯底上的多個溝道疊層，所述溝道疊層包括犧牲層和位于所述犧牲層上的溝道層，其中最底部的所述犧牲層作為第一犧牲層，最底部的所述溝道層作為第一溝道層；形成橫跨所述溝道疊層的偽柵結構，所述偽柵結構覆蓋所述溝道疊層的部分頂壁和部分側壁；在所述偽柵結構兩側的所述溝道疊層中形成源漏摻雜層；形成所述源漏摻雜層后，去除所述偽柵結構和犧牲層，形成柵極開口；在所述第一溝道層和所述襯底之間的所述柵極開口中形成隔離結構；形成所述隔離結構后，在剩余的所述柵極開口中形成柵極結構。

可選的，形成隔離結構的步驟中，所述隔離結構中形成有孔隙。

可選的，提供基底的步驟中，所述第一溝道層上的所述溝道層作為第二溝道層；形成所述隔離結構的步驟中，所述隔離結構的厚度大于所述第二溝道層厚度的四分之一，小于或等于所述第二溝道層厚度的一半。

可選的，所述隔離結構的材料為低K介質材料。

可選的，所述隔離結構的材料包括：SiON、SiBCN、SiCN、摻雜碳的SiN或摻雜氧的SiN。

可選的，提供基底的步驟中，所述第一溝道層上的所述溝道層作為第二溝道層；形成隔離結構的步驟包括：形成保形覆蓋所述柵極開口的隔離材料層；采用各向同性的刻蝕工藝去除所述第二溝道層表面以及第一溝道層頂部的所述隔離材料層，剩余的位于所述襯底和所述第一溝道層之間的所述隔離材料層作為所述隔離結構。