[發明專利]半導體結構及其形成方法

在審

• 申請號: 202010819904.2
• 申請日: 2020-08-14
• 公開（公告）號: CN114078701A
• 公開（公告）日: 2022-02-22
• 發明（設計）人: 王楠
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 高靜

1.一種半導體結構的形成方法，其特征在于，包括：

提供襯底、以及凸出于所述襯底的半導體疊層柱，所述半導體疊層柱包括由下而上依次堆疊的第一摻雜層、初始溝道柱以及用于形成第二摻雜層的半導體層；

形成包圍所述初始溝道柱側壁且暴露出半導體層的偽柵；

在所述襯底上形成填充于相鄰所述半導體疊層柱之間、包圍所述偽柵露出的半導體疊層柱側壁且覆蓋所述偽柵頂面的底部介質層，所述底部介質層暴露出所述偽柵遠離相鄰半導體疊層柱的側壁；

去除所述偽柵，暴露出所述初始溝道柱的側壁，在所述底部介質層中形成柵極開口；

對所述柵極開口露出的初始溝道柱側壁進行減薄，剩余的所述初始溝道柱用于作為溝道柱；

對所述柵極開口進行填充，形成包圍所述溝道柱側壁的柵極。

2.如權利要求1所述的半導體結構的形成方法，其特征在于，形成所述偽柵的步驟中，位于相鄰所述半導體疊層柱側壁上的偽柵之間具有間隔，所述偽柵與相鄰半導體疊層柱相對的側壁為第一側壁，所述偽柵遠離相鄰半導體疊層柱的側壁為第二側壁；

形成所述底部介質層的步驟中，所述底部介質層覆蓋所述偽柵的第一側壁且暴露出所述偽柵的第二側壁。

3.如權利要求1所述的半導體結構的形成方法，其特征在于，提供襯底和半導體疊層柱的步驟中，所述第一摻雜層的側壁、與所述初始溝道柱的側壁以及所述半導體層的側壁相齊平。

4.如權利要求1所述的半導體結構的形成方法，其特征在于，對所述初始溝道柱側壁進行減薄的工藝包括濕法刻蝕工藝。

5.如權利要求4所述的半導體結構的形成方法，其特征在于，所述濕法刻蝕工藝的刻蝕溶液包括TMAH溶液。

6.如權利要求1所述的半導體結構的形成方法，其特征在于，對所述初始溝道柱側壁進行減薄的步驟中，所述初始溝道柱和所述第一摻雜層的刻蝕選擇比至少為5:1，所述初始溝道柱和所述半導體層的刻蝕選擇比至少為5:1。

7.如權利要求1所述的半導體結構的形成方法，其特征在于，沿垂直于所述半導體疊層柱側壁的方向，所述溝道柱具有目標寬度；

提供襯底和半導體疊層柱的步驟中，沿垂直于所述半導體疊層柱側壁的方向，所述初始溝道柱的寬度是所述目標寬度的1.2倍至1.6倍。

8.如權利要求1所述的半導體結構的形成方法，其特征在于，在提供襯底和半導體疊層柱之后，且在形成所述偽柵之前，所述半導體結構的形成方法還包括：在所述襯底上形成隔離結構，包圍所述第一摻雜層的部分側壁。

9.如權利要求2所述的半導體結構的形成方法，其特征在于，位于相鄰所述半導體疊層柱側壁上的偽柵之間的間隔，是相鄰半導體疊層柱之間間隔的30％至70％。

10.如權利要求1或2所述的半導體結構的形成方法，其特征在于，形成所述偽柵的步驟包括：在所述襯底上形成覆蓋所述半導體疊層柱的初始偽柵；

去除部分厚度的初始偽柵，使剩余的初始偽柵暴露出所述半導體層；

圖形化剩余的初始偽柵，保留包圍所述初始溝道柱側壁的部分初始偽柵用于作為所述偽柵。

11.如權利要求1或2所述的半導體結構的形成方法，其特征在于，形成所述底部介質層的步驟中，所述底部介質層覆蓋所述半導體疊層柱的頂面；

形成所述底部介質層的步驟包括：在所述襯底上形成覆蓋所述半導體疊層柱和偽柵的介質材料層；

圖形化所述介質材料層，保留位于相鄰半導體疊層柱之間、包圍所述偽柵露出的半導體疊層柱側壁且覆蓋偽柵頂面的介質材料層作為底部介質層。

12.如權利要求1所述的半導體結構的形成方法，其特征在于，形成所述柵極的工藝包括原子層沉積、物理氣相沉積、化學氣相沉積和電鍍中的一種或多種工藝。