[發(fā)明專利]圖像傳感器像素電路及圖像傳感器像素電路的工作方法有效
| 申請(qǐng)?zhí)枺?/td> | 202010779482.0 | 申請(qǐng)日： | 2020-08-05 |
| 公開（公告）號(hào)： | CN111726550B | 公開（公告）日： | 2023-04-07 |
| 發(fā)明（設(shè)計(jì)）人： | 任張強(qiáng) | 申請(qǐng)（專利權(quán)）人： | 銳芯微電子股份有限公司 |
| 主分類號(hào)： | H04N25/709 | 分類號(hào)： | H04N25/709 |
| 代理公司： | 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227 | 代理人： | 徐文欣 |
| 地址： | 215300 江蘇省蘇州市昆山市*** | 國(guó)省代碼： | 江蘇;32 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 圖像傳感器 像素 電路 工作 方法 | ||
一種圖像傳感器像素電路及圖像傳感器像素電路的工作方法，包括：像素陣列，像素陣列包括：呈M×N陣列排布的像素單元，M為大于或等于1的自然數(shù)，N為大于或等于1的自然數(shù)；呈M×N陣列排布的第一晶體管；呈M×N陣列排布的第二晶體管，任意一個(gè)像素單元的輸入端與一個(gè)第一晶體管的源極以及一個(gè)第二晶體管的源極連接；電源網(wǎng)絡(luò)，包括：N根第n電源線，n為1至N任一自然數(shù)，任一第n電源線與第N列的M個(gè)第一晶體管的漏極連接，且任一第n電源線與第N?1列的M個(gè)第二晶體管的漏極連接；短路檢測(cè)模塊，短路檢測(cè)模塊分別與第n電源線、呈M×N陣列排布的第一晶體管的柵極以及呈M×N陣列排布的第二晶體管的柵極連接。圖像傳感器的良率提升。
技術(shù)領(lǐng)域
本發(fā)明涉及圖像傳感器領(lǐng)域，尤其涉及一種圖像傳感器像素電路及圖像傳感器像素電路的工作方法。
背景技術(shù)
圖像傳感器，尤其是大面陣、高分辨率的圖像傳感器，像素陣列占據(jù)芯片的面積比重很高，很多應(yīng)用像素陣列的面積會(huì)超過6平方厘米，像素超過芯片面積的90％。
這種情形下，像素陣列的不良是造成良率降低的一個(gè)主要的方式，其中像素電源的短路占據(jù)了比較高的比重，電源短路在圖像上表現(xiàn)為壞行壞列，造成芯片不良，良率降低，同時(shí)提高了制造成本，降低了產(chǎn)品的競(jìng)爭(zhēng)力。
發(fā)明內(nèi)容
本發(fā)明解決的技術(shù)問題是提供一種圖像傳感器像素電路及圖像傳感器像素電路的工作方法，以提升圖像傳感器的良率。
為解決上述技術(shù)問題，本發(fā)明技術(shù)方案提供一種圖像傳感器像素電路，包括：像素陣列，所述像素陣列包括：呈M×N陣列排布的像素單元，M為大于或等于1的自然數(shù)，N為大于或等于1的自然數(shù)；呈M×N陣列排布的第一晶體管；呈M×N陣列排布的第二晶體管，任意一個(gè)像素單元的輸入端與一個(gè)第一晶體管的源極以及一個(gè)第二晶體管的源極連接；電源網(wǎng)絡(luò)，所述電源網(wǎng)絡(luò)包括：N根第n電源線，n為1至N任一自然數(shù)，任一所述第n電源線與第N列的M個(gè)第一晶體管的漏極連接，且任一所述第n電源線與第N-1列的M個(gè)第二晶體管的漏極連接；短路檢測(cè)模塊，所述短路檢測(cè)模塊分別與所述第n電源線、呈M×N陣列排布的所述第一晶體管的柵極以及呈M×N陣列排布的所述第二晶體管的柵極連接。
可選的，所述短路檢測(cè)模塊用于從所述第n電源線獲取電流信號(hào)并進(jìn)行處理后，向所述第一晶體管和第二晶體管輸出控制信號(hào)。
可選的，還包括：N個(gè)第三晶體管，任意一個(gè)所述第三晶體管的源極與所述短路檢測(cè)模塊連接，且任意一個(gè)所述第三晶體管的源極與一根所述第n電源線連接；任意一個(gè)所述第三晶體管的柵極與所述短路檢測(cè)模塊連接，所述短路檢測(cè)模塊也向所述第三晶體管輸出控制信號(hào)。
可選的，所述電源網(wǎng)絡(luò)還包括：總電源線，所述總電源線與N根所述第n電源線連接。
可選的，還包括：所述總電源線與任意一個(gè)所述第三晶體管的漏極連接。
可選的，還包括：N條第一控制線，所述第一控制線與所述短路檢測(cè)模塊連接，且任一條所述第一控制線與第N列所述第一晶體管的柵極連接，所述第一控制線用于向第一晶體管傳輸短路檢測(cè)模塊發(fā)出的控制信號(hào)。
可選的，N條第二控制線，所述第二控制線與所述短路檢測(cè)模塊連接，且任一條所述第二控制線與第N列所述第二晶體管的柵極連接，所述第二控制線用于向第二晶體管傳輸短路檢測(cè)模塊發(fā)出的控制信號(hào)。
可選的，N條第三控制線，所述第三控制線與所述短路檢測(cè)模塊連接，且任一條所述第三控制線與一個(gè)所述第三晶體管的柵極連接，所述第三控制線用于向第三晶體管傳輸短路檢測(cè)模塊發(fā)出的控制信號(hào)。
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