[發明專利]適用于JESD204B協議標準的高速并串轉換電路有效
| 申請號: | 202010774991.4 | 申請日: | 2020-08-05 |
| 公開(公告)號: | CN111865330B | 公開(公告)日: | 2023-08-08 |
| 發明(設計)人: | 臧劍棟;丁一;劉軍;付東兵;王健安;陳光炳;唐枋;殷鵬 | 申請(專利權)人: | 中國電子科技集團公司第二十四研究所;重慶吉芯科技有限公司 |
| 主分類號: | H03M9/00 | 分類號: | H03M9/00 |
| 代理公司: | 重慶樂泰知識產權代理事務所(普通合伙) 50221 | 代理人: | 何君蘋 |
| 地址: | 400060 *** | 國省代碼: | 重慶;50 |
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| 摘要: | |||
| 搜索關鍵詞: | 適用于 jesd204b 協議 標準 高速 轉換 電路 | ||
1.一種適用于JESD204B協議標準的高速并串轉換電路,其特征在于,包括一個高速串行復接單元、兩個第一復接單元、一個延時單元和一個第二復接單元,所述高速串行復接單元用于接收輸入的多路并行數據,并通過并串轉換將輸入的多路并行數據轉換為四路串行數據,兩路串行數據輸出給一個第一復接單元,另兩路串行數據輸出給另一第一復接單元;所述第一復接單元用于將輸入的兩路串行信號合并為一路串行信號后輸出,兩個所述第一復接單元的輸出端分別與延時單元的一輸入端電連接;所述第二復接單元每一輸入端分別與延時單元的一輸出端電連接,所述第二復接單元用于將延時單元的每兩路輸出信號合并為一路串行信號后輸出,所述第二復接單元的工作頻率是第一復接單元工作頻率的兩倍;
所述高速串行復接單元包括四個高速串行復接器,所述高速串行復接器用于將10bits或8bits的并行數據轉化為1bit的串行數據;
所述高速串行復接器包括十級相互串聯的復接電路,每一所述復接電路均包括第一觸發器、第一選擇器和第二觸發器,所述第一選擇器為單端控制的二選一選擇器,所述第一觸發器的輸入端用于接收輸入的并行數據,觸發端連接時鐘信號pll_clk_div20,輸出端與第一選擇器的第一輸入端電連接,所述第一選擇器的控制端連接時鐘信號pll_clk_div20,輸出端與第二觸發器的輸入端電連接,所述第二觸發器的觸發端連接時鐘信號pll_clk_div2,所述時鐘信號pll_clk_div2的頻率是時鐘信號pll_clk_div20頻率的10倍;所述第一觸發器和第二觸發器的復位端均連接復位信號ck_rdy;
對于第一級復接電路,其第一選擇器的第二輸入端與第二級復接電路的第二觸發器的輸出端電連接,其第二觸發器的輸出端作為該高速串行復接器的輸出端與第一復接單元電連接;對于中間的八級復接電路,其第一選擇器的第二輸入端分別與后一級復接電路的第二觸發器的輸出端電連接;對于第十級復接電路,其第一選擇器的第二輸入端懸空。
2.根據權利要求1所述的適用于JESD204B協議標準的高速并串轉換電路,其特征在于,每一所述復接電路還包括一個三選一開關,所述三選一開關的輸出端與對應的第一觸發器的輸入端電連接,所述三選一開關的第一控制端連接控制信號Buswidth_lsbf_en,第二控制端連接控制信號Buswidth_n_lsbf_n,第三控制端連接控制信號Buswidth_lsbf_n;十個所述三選一開關的第一輸入端以順序方式依次連接十位輸入并行信號,第三輸入端以逆序方式依次連接十位輸入并行信號,前八級復接電路的三選一開關的第二輸入端以逆序方式依次連接八位輸入并行信號,第九級和第十級復接電路的三選一開關的第二輸入端懸空。
3.根據權利要求1所述的適用于JESD204B協議標準的高速并串轉換電路,其特征在于,所述第一復接單元將輸入的兩路串行信號合并為一路串行信號輸出的同時,還輸出合并后的串行信號的差分信號給延時單元。
4.根據權利要求3所述的適用于JESD204B協議標準的高速并串轉換電路,其特征在于,所述第一復接單元包括第二選擇器、第三選擇器、第三觸發器、第一非門、第二非門、第三非門和第四非門,所述第二選擇器和第三選擇器均為雙端控制的二選一選擇器,所述第三觸發器的輸入端作為第一復接單元的第一輸入端用于接收高速串行復接單元輸出的一路串行數據,所述第三觸發器的復位端連接復位信號ck_rdy,觸發端連接時鐘信號pll_clk_div2_n,輸出端通過第一非門與第三選擇器的第一輸入端電連接;所述第二非門的輸入端作為第一復接單元的第二輸入端用于接收高速串行復接單元輸出的一路串行數據,輸出端與第三選擇器的第二輸入端電連接,所述第三選擇器的第一輸入端通過第三非門與第二選擇器的第一輸入端電連接,所述第三選擇器的第二輸入端通過第四非門與第二選擇器的第二輸入端電連接,所述第二選擇器和第三選擇器的輸出端分別與延時單元的一輸入端電連接;所述第二選擇器和第三選擇器的第一控制端均連接時鐘信號pll_clk_div2_n,第二控制端均連接時鐘信號pll_clk_div2_p;所述時鐘信號pll_clk_div2_n和時鐘信號pll_clk_div2_p的頻率均與時鐘信號pll_clk_div2的頻率相等。
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