[發明專利]一種多通道信道化接收機及應用系統

有效

• 申請號: 202010771796.6
• 申請日: 2020-08-04
• 公開（公告）號: CN112118019B
• 公開（公告）日: 2022-07-22
• 發明（設計）人: 張德平
• 申請（專利權）人: 湖南國科雷電子科技有限公司
• 主分類號: H04B1/16
• 分類號: H04B1/16
• 代理公司: 廣州嘉權專利商標事務所有限公司 44205
• 代理人: 趙琴娜

本發明公開了一種多通道信道化接收機及應用系統，多通道信道化接收機接收前一級信道化接收機中的M個輸出信道的輸出數據，設多通道信道化接收機具有N相濾波器組結構，則每相濾波器組結構均輸出M個信道的輸出數據，多通道信道化接收機最終輸出M*N個信道的數據。本發明提供的多通道信道化接收機能夠應用于多級實現的信道化接收機結構中，通過至少一個多通道信道化接收機替代了原本接收前一級信道化接收機中輸出的M個數據需要M個信道化接收機的方案，能夠提高芯片硬件資源的復用效率，并且不降低接收信號的性能。

技術領域

本發明涉及雷達和通信領域中的軟件無線電技術領域，特別涉及一種多通道信道化接收機及應用系統。

背景技術

在現有技術中，信道均勻劃分的數字化信道化接收機的結構一般有帶通濾波器組結構、低通濾波器組結構、多相濾波器組結構和WOLA結構。其中，帶通濾波器組結構和低通濾波器組結構只適合在信道數目很小時使用，當信道數目較多時，將耗費大量計算資源，能效比極低，可能無法實現。而后兩種結構適合任何信道數目，能夠節約大量資源，且性能不降低，通常適用于FPGA實現。

目前，現有實現大信道數目數字信道化接收機的結構一般采用多相濾波器組結構和/或WOLA結構。當對原型濾波器要求較低時，采用這兩種結構的信道化接收機可一級實現；而當對原型濾波器要求較高時，采用一級實現結構將導致濾波器階數極大，可能無法實現，因此一般采用取多級實現的方法。目前常用的為兩級實現，分級實現數字信道化接收機能有效降低濾波器的階數，易于實現。

分級實現時，以兩級實現為例，第一級信道化接收機的作用是降低采樣率，第一級信道化接收機的輸出信道數目決定了第二級信道化接收機的數目。例如，當第一級信道化接收機輸出的信道數目是M，那么就需要M個完全相同的第二級信道化接收機，同時存在的信道化接收機的數目就是M+1個，若每一個第二級信道化接收機輸出的信道數目是N，那么總的信道數目為M乘N個。在一些應用場景，總數據率(定義為第一級信道化接收機的輸入數據率)要明顯小于系統處理速度，若同時存在M個第二級信道化接收機將浪費芯片硬件資源，如浪費FPGA內部邏輯計算資源。在目前實現方式中，一般均是同時并行實現M個第二級信道化接收機，因此，芯片硬件資源使用率并不高。例如，當信道數目為2048時，若第一級信道數目為M＝32，那么第二級信道化接收機的信道數目為N＝64，則總的要實現信道化接收機的個數為32+1。由于信道化接收機本質上是fir濾波器，因此輸入輸出的數據流不能中斷，若第二級信道化接收機采用單通道的信道化接收機，則必須同時實現M個第二級信道化接收機，才能使得數據連續；若第一級信道化接收機輸出的數據分時共享一個單通道第二級信道化接收機，則必然導致數據流中斷，在要求數據流連續的場合不適用。因此，為了節約芯片資源(通常是FPGA芯片)，同時又不破壞數據的連續性，需要對傳統的單通道信道化接收機進行改進。

發明內容

本發明旨在至少解決現有技術中存在的技術問題。為此，本發明提出一種多通道信道化接收機及應用系統。

本發明的第一方面，提供了一種多通道信道化接收機，設所述多通道信道化接收機具有N相濾波器組結構，所述多通道信道化接收機接收前一級信道化接收機中的M個輸出信道的輸出數據，每相濾波器組結構均輸出M個輸出數據，所述多通道信道化接收機最終輸出M*N個信道的數據。

根據本發明的一些實施例，所述多通道信道化接收機將接收的數據以M個樣點為周期交替輸入至N相濾波器組結構中。

根據本發明的一些實施例，每相濾波器組結構均包括一個符號乘法器、一個fir濾波器、一個相位加權乘法器和一個DFT模塊；所述符號乘法器的輸出數據中的每M個樣點的符號變化一次；所述fir濾波器的輸入延時線的抽頭數目為K_p/N_dsp，每個抽頭的延時深度為N_dsp*M，輸出延時線的深度為G*M+1，其中，G＝0,1,2,…,N_dsp-1，K_p為所述fir濾波器的階數，N_dsp為所述fir濾波器所需的DSP數目。