[發明專利]讀取數據FIFO控制電路

在審

• 申請號: 202010767985.6
• 申請日: 2020-08-03
• 公開（公告）號: CN112416292A
• 公開（公告）日: 2021-02-26
• 發明（設計）人: 辛島諒紀
• 申請（專利權）人: 美光科技公司
• 主分類號: G06F5/10
• 分類號: G06F5/10;G06F13/16;G11C11/4076
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 王龍

本申請案涉及讀取數據FIFO控制電路。本文中公開一種設備，其包含存儲器單元陣列，其被配置成響應于讀取命令信號而輸出讀取數據和定時信號；輸入計數器，其被配置成響應于所述定時信號而更新輸入計數值；輸出計數器，其被配置成響應于所述讀取命令信號而更新輸出計數值；和數據FIFO電路，其具有多個數據寄存器，所述數據FIFO電路被配置成將所述讀取數據存儲到所述數據寄存器中的由所述輸入計數值指示的一個數據寄存器中并且被配置成輸出存儲于所述數據寄存器中的由所述輸出計數值指示的一個數據寄存器中的所述讀取數據。所述輸出計數器被配置成當作用中判斷信號處于非作用中狀態中時，維持所述輸出計數值而不響應于所述讀取命令信號進行更新。

技術領域

本申請案涉及讀取數據FIFO控制電路。

背景技術

在例如包含多個存儲器組的DRAM的存儲器裝置中，執行所謂的“管線操作”，其中存儲器組的操作彼此重疊以實現高速操作。同時，存儲器組共享輸出電路。因此，在輸出電路的前一級提供FIFO電路以使得從存儲器組輸出的數據能夠依序輸出而不會發生沖突。

發明內容

本申請案的一個實施例提供一種設備，其包括：存儲器單元陣列，其被配置成響應于讀取命令信號而輸出讀取數據和定時信號；輸入計數器，其被配置成響應于所述定時信號而更新輸入計數值；輸出計數器，其被配置成響應于所述讀取命令信號而更新輸出計數值；和數據FIFO電路，其具有多個數據寄存器，所述數據FIFO電路被配置成將所述讀取數據存儲到所述數據寄存器中的由輸入點值指示的一個數據寄存器中并且被配置成輸出存儲于所述數據寄存器中的由輸出點值指示的一個數據寄存器中的所述讀取數據，其中所述輸出計數器被配置成當作用中判斷信號處于非作用中狀態中時，維持所述輸出計數值而不響應于所述讀取命令信號進行更新。

本申請案的另一實施例提供一種設備，其包括：存儲器組，其被配置成當所述存儲器組處于第一狀態中時，響應于第一讀取命令信號而輸出讀取數據和定時信號；時延控制電路，其被配置成通過延遲所述第一讀取命令信號來產生第二讀取命令信號；輸入計數器，其被配置成響應于所述定時信號而更新輸入計數值；輸出計數器，其被配置成響應于所述第二讀取命令信號而更新輸出計數值；數據FIFO電路，其具有多個數據寄存器，所述數據FIFO電路被配置成將所述讀取數據存儲到所述數據寄存器中的由輸入點值指示的一個數據寄存器中并且被配置成輸出存儲于所述數據寄存器中的由輸出點值指示的一個數據寄存器中的所述讀取數據；和作用中判斷電路，其被配置成控制所述輸出計數器以使得當所述第一讀取命令信號供應給處于不同于所述第一狀態的第二狀態中的所述存儲器組時，所述輸出計數器響應于所述第二讀取命令信號而停止更新所述輸出計數值。

本申請案的又一實施例提供一種設備，其包括：第一電路，其被配置成當在接收到第一信號之后經過第一時段時輸出第二和第三信號；第二電路，其被配置成當在接收到所述第一信號之后經過大于所述第一時段的第二時段時輸出第四信號；輸入計數器，其被配置成響應于所述第三信號而更新輸入計數值；輸出計數器，其被配置成響應于所述第四信號而更新輸出計數值；FIFO電路，其具有多個寄存器，所述FIFO電路被配置成將所述第二信號存儲到所述寄存器中的由輸入點值指示的一個寄存器中并且被配置成輸出存儲于所述寄存器中的由輸出點值指示的一個寄存器中的所述第二信號；和第三電路，其被配置成控制所述輸出計數器以使得當所述第一信號供應給處于非作用中狀態中的第一電路時，所述輸出計數器響應于所述第四信號而停止更新所述輸出計數值。

附圖說明

圖1是示出根據本公開的半導體裝置的總體配置的框圖。

圖2是說明根據本公開的半導體裝置的主要部分的配置的框圖。

圖3是說明圖2中示出的FIFO電路的配置的框圖。

圖4是數據放大器的電路圖。

圖5和圖6是用于解釋根據本公開的半導體裝置的操作的時序圖。

具體實施方式