[發明專利]一種基于憶阻器的模擬乘加器電路

在審

• 申請號: 202010758045.0
• 申請日: 2020-07-31
• 公開（公告）號: CN111953349A
• 公開（公告）日: 2020-11-17
• 發明（設計）人: 段杰斌;李琛;王鵬飛
• 申請（專利權）人: 上海集成電路研發中心有限公司
• 主分類號: H03M1/12
• 分類號: H03M1/12;G06F30/3308;G06F7/575
• 代理公司: 上海天辰知識產權代理事務所(特殊普通合伙) 31275
• 代理人: 吳世華;陶金龍

一種基于憶阻器的模擬乘加器電路，包括N個具有K個輸入端的列憶阻器模擬乘加器單元，列憶阻器模擬乘加器單元包括一列憶阻器模塊、一乘加電流發生器和一電流模數轉換器；列憶阻器模塊接收K個輸入端輸入的K個電壓值，并進行模擬乘加運算；乘加電流發生器的輸入端與列憶阻器模塊輸出端相連，用于輸出模擬乘加運算的乘加電流；電流模數轉換器用于將乘加電流發生器的輸出電流轉換為數字信號，電流模數轉換器的輸入端與乘加電流發生器的輸出端相連；電流模數轉換器的輸出端為列憶阻器模擬乘加器單元的輸出端。因此，本發明的電路架構更簡單、電路開銷低，其無需將電流轉為電壓后再進行模數轉換，且乘加電流可直接轉為數字信號，降低了電路復雜度和電路功耗。

技術領域

本發明屬于集成電路設計領域，尤其涉及一種于憶阻器(Memristor)的模擬乘加器電路。

背景技術

馮·諾依曼計算機的軟件和硬件完全分離，適用于作數值計算。這種計算機的機器語言同高級語言在語義上存在很大的間隔，稱之為馮·諾依語義間隔。造成這個差距的其中一個重要原因就是存儲器組織方式不同，馮·諾依曼機存儲器是一維的線性排列的單元，按順序排列的地址訪問。而高級語言表示的存儲器則是一組有名字的變量，按名字調用變量，不考慮訪問方法，而且數據結構經常是多維的(如數組，表格)。

隨著處理器和存儲器的工藝提升差的變大，馮·諾依曼體系結構下存儲墻剪刀叉不斷增大，訪存功耗墻問題也日益突出，工業界和學術界開始關注存算一體架構。

憶阻器是一種有記憶功能的非線性電阻。通過控制電流的變化可改變其阻值，如果把高阻值定義為“1”，低阻值定義為“0”，則這種電阻就可以實現存儲數據的功能。實際上就是一個有記憶功能的非線性電阻器。

使用憶阻器進行存算一體運算的架構利用了憶阻器非易失、多值的特點，相應的使用憶阻器交叉陣列及相關電路實現模擬域的矩陣乘加運算。與傳統CMOS電路實現矩陣乘加相比，具有更高的的能效比和硬件開銷優勢。

傳統的基于憶阻器的模擬乘加器電路由憶阻器交叉陣列、乘加電流轉電壓模塊及電壓模數轉換器構成。由于需要將乘加電流轉為電壓再進行模數轉換，該種架構存在電路開銷大，功耗高的問題。

發明內容

本發明所要解決的技術問題主要在于提出一種基于憶阻器的模擬乘加器電路，該電路可以直接對乘加電流進行模數轉換，就可以減小電路規模，降低電路功耗。

為實現上述目的，本發明的技術方案如下：

一種基于憶阻器的模擬乘加器電路，其包括N個列憶阻器模擬乘加器單元，所述的列憶阻器模擬乘加器單元包括一列憶阻器模塊、一乘加電流發生器和一電流模數轉換器，所述的列憶阻器模擬乘加器單元有K個輸入端，N和K為正整數；其中，所述列憶阻器模塊接收所述K個輸入端輸入的K個電壓值，并進行模擬乘加運算；所述的乘加電流發生器的輸入端與所述列憶阻器模塊輸出端相連，所述的乘加電流發生器的輸出端輸出模擬乘加運算的乘加電流；所述的電流模數轉換器用于將所述的乘加電流發生器的輸出電流轉換為數字信號，所述的電流模數轉換器的輸入端與所述的乘加電流發生器的輸出端相連；所述的電流模數轉換器的輸出端為所述的列憶阻器模擬乘加器單元的輸出端。

進一步地，所述的列憶阻器單元包括：

第一個NMOS管、第二個NMOS管…和第K個NMOS管，以及

第一憶阻器、第二憶阻器…和第K憶阻器；其中，

第一個NMOS管、第二個NMOS管…和第K個NMOS管的源極分別與相應的第一憶阻器、第二憶阻器…和第K憶阻器的一端相連；

所述第一憶阻器RRAM₁、第二憶阻器RRAM₂…和第K憶阻器RRAM_K的另一端共同連接于節點SL1；所述節點SL1為所述列憶阻器單元的輸出端；